[理工] 計組 pipeling

看板Grad-ProbAsk作者 (艾格)時間14年前 (2011/12/22 16:37), 編輯推噓7(7推 0噓 4→)
留言11則, 6人參與, 最新討論串1/1
Pipeling instruction caches access improves the instruction throughput other than individual instruction fetch latenct. 想問這題為什麼是錯.. other than不是 除了..以外的意思嗎/ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.11.45
推
12/22 17:30, , 1F
不只fetch而是所有的instr latency? 我亂猜的= =
12/22 17:30, 1F
推
12/22 18:52, , 2F
個人覺得不一定.. 因為有hazard 要考慮@@''
12/22 18:52, 2F
推
12/22 21:13, , 3F
rather than這裡才會對 Other than表示
12/22 21:13, 3F
→
12/22 21:13, , 4F
除了指令的延遲改善之外還改善Throughput
12/22 21:13, 4F
→
12/22 21:14, , 5F
也就是說這題說2個都有改善 所以是錯的
12/22 21:14, 5F
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12/22 21:15, , 6F
這題完全在考英文XD
12/22 21:15, 6F
推
12/22 21:23, , 7F
pipeline對individual instruction latency無法改善
12/22 21:23, 7F
推
12/22 22:10, , 8F
感謝pika大的英文教學XDDD
12/22 22:10, 8F
推
12/22 23:26, , 9F
感謝教學！
12/22 23:26, 9F
推
12/26 11:06, , 10F
12/26 11:06, 10F
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09/11 14:41, , 11F
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文章代碼(AID): #1EykncS4 (Grad-ProbAsk)