Re: [問卦] 曲博說華為2031年是等效3奈米不是1.4奈米

看板Gossiping作者 (楊威利)時間1天前 (2026/05/29 07:09), 編輯推噓4(5推 1噓 33→)
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我也不囉唆。 3D封裝堆疊(Stacking)： 裸晶(die)做好後，封裝時進行die的堆疊，2個die距離7~10微米進行混合鍵合(Hybrid Bond ing)，2個die之間有幾萬~幾十萬個連接。 華為邏輯折疊(Folding)：在做晶片就設計好2層die疊加，2層die之間距離2微米進行混合鍵 合，實現了接近晶片內部互聯等級的垂直連接；而華為在兩層die之間提供高達了約5000萬 個連接，其中約500萬~1000萬個被用於訊號通訊，遠高於3D封裝堆疊中，兩個die之間訊號 通訊連接的量級。 3D封裝堆疊和邏輯折疊主要差別，就3D堆疊2個die間，只有數萬~數十萬台搬運資訊的電梯 輸送資訊。而邏輯折疊2個die之間有500萬~1000萬台電梯輸送資訊。兩者時間差可能高達十 數、數十到上百倍。 這都華為自己講的，9月新機發表，各方中黑技研測試單位一拆解，就知道華為有沒有吹牛 了。 不過，反正曲博似乎沒完全搞清楚兩者差別。我也還沒搞清楚，2個die之間混合鍵合距離， 3D封裝堆疊7~10微米，邏輯折疊2微米，差別到底影響功耗、效能多大？只知道各家都要儘 量縮小距離，但效益差別如何沒找到數據。以上供大家參考。 https://reurl.cc/6G39K6 ※ 引述 《dnzteeqrq (過客)》 之銘言： : 不囉嗦 : 華為韜()定律彎道超車 https://www.youtube.com/shorts/fh33i9xxCFU?feature=share : 縮短傳輸時間這個不用說，大家應該都聽的懂 : 再來是利用摺疊提高電晶體密度 華為是每平方毫米電晶密度是 : 2.38億個 等效台積電1.4奈米 : 曲博說台積電早就在使用 SoIC ，如果利用華為公式，那麼台 : 積電 3 奈米每平方毫米電晶密度會是3億個 : 曲博：華為的說法是有點混淆大眾 : 所以麻，韜定律一出世股版就一堆唱衰台積電，當時就說等曲博 : 專業的來解說再來擔心都還來的及 c c =.= : -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 110.28.41.238 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Gossiping/M.1780009764.A.DAF.html
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耗能跟timing因該會修到哭哭
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不就小晶片Chiplet 故意創個大家聽不懂的
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韜 才能唬弄長官 繼續要到5年補貼
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推
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兩層只是試水溫吧
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好歹疊個10層 效益才會顯現吧?
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這些名詞行銷很西方阿
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推
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散熱永遠是大問題
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噓
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這是這次大拿對韜定律的見解。
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你也真的很訊息落後
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他們在去年年初，就在大肆宣傳自己突破的
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3D堆疊技術領先台灣2.5d。
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結果一查才發現，台灣的技術大拿說：我們
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早有3d堆疊技術。
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早就在試量產階段，然後她們才寫出論文而
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已。
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推
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曲博說的都蠻有依據的
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這次韜定律出來，感覺不是她們發現新定律
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。
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而是
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ㄧ、表定她們的技術極限
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二、這是她們圈錢的技術
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它一樣有研發壓力，沒說的漂亮一點，它們
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怎跟人大拿錢。
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推
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3D design flow
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tml
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推
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差別
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就是這樣
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兩張白紙疊在一起，跟一張白紙對摺再
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對摺，完全不同
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樓上 chiplet的晶片的相連 開發很多技術了
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jv2d
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華為的邏輯折疊依照說明，也不是chiplet
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05/29 10:32, 1天前 , 39F
你看內文沒?就用TSV只是開發更薄的中介層
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