[問卦] 高階製程的晶片用低階做的出來嗎？

看板Gossiping作者 (不要跟我起爭yee啦!)時間8月前 (2023/09/13 12:33), 8月前編輯推噓10(10推 0噓 41→)
留言51則, 17人參與, 8月前最新討論串1/1
如題 想問一下 晶片在設計時是先選定要用什麼樣的製程，再以這個等級的製程做基礎去設計嗎？ 也就是說先選定要用3奈米製程，再以3奈米製程能達到的晶體管規模為基礎去設計晶片， 一旦不是使用原先預定要使用的製程就做不出來？ 還是說其實一樣可以用稍微落後一點的製程（例如5奈米）去製造出原先設計的產品 只是說產出的晶片體積會比較大，性能會稍微落後而已？ 有相關的卦嗎？ ----- Sent from JPTT on my iPhone -- [閒聊] 巴哈動畫瘋付費率穩定上升!!
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10/16 08:19,
不用每上升那幾%就特地跑出來昭告天下
10/16 08:19
那你摳腳幹嘛昭告天下?https://imgur.com/fFoeTXo.jpg
-- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.136.79.116 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Gossiping/M.1694579610.A.AB5.html
推
09/13 12:34, 8月前 , 1F
當然啊..不然model不準模擬跑爽的？
09/13 12:34, 1F
推
09/13 12:34, 8月前 , 2F
歹竹中出好荀沒聽過膩
09/13 12:34, 2F
※ 編輯: three88720 (223.136.79.116 臺灣), 09/13/2023 12:34:54
推
09/13 12:35, 8月前 , 3F
設計時就考量生產的技術節點了-.-
09/13 12:35, 3F
推
09/13 12:35, 8月前 , 4F
三星的稍微落後都不知道幾年的差距了
09/13 12:35, 4F
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09/13 12:35, 8月前 , 5F
奈米屌可以放進古井。但是象跋放不進吸
09/13 12:35, 5F
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09/13 12:35, 8月前 , 6F
管
09/13 12:35, 6F
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09/13 12:35, 8月前 , 7F
設計一個沒人做得出來的是在？
09/13 12:35, 7F
推
09/13 12:37, 8月前 , 8F
IC設計是跟晶圓廠拿對應製程的model做，
09/13 12:37, 8F
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09/13 12:37, 8月前 , 9F
不同製程等於砍掉重練
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推
09/13 12:37, 8月前 , 10F
體積?你知道奈米這邊的意思是什麼嗎?
09/13 12:37, 10F
推
09/13 12:37, 8月前 , 11F
低階製程速度上不去而且會過熱，熱
09/13 12:37, 11F
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09/13 12:37, 8月前 , 12F
意思是用奈米等級在矽晶上刻蝕線路
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09/13 12:37, 8月前 , 13F
到錫球融化
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09/13 12:38, 8月前 , 14F
EDA軟體會把IC設計的東西轉成製程
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09/13 12:38, 8月前 , 15F
為什麼要用紫光來在塗層上線路你知道
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09/13 12:38, 8月前 , 16F
嗎？
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推
09/13 12:39, 8月前 , 17F
光線圖就ㄅ知道差到那裡去惹，更別說機台
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09/13 12:39, 8月前 , 18F
了
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09/13 12:39, 8月前 , 19F
因為黃橙黃綠藍靛紫，紫是光譜中最細
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的，這樣你懂嗎
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09/13 12:41, 8月前 , 21F
極紫光用的就是紫光打在矽晶片的化學
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圖層上做成像是電路板的線路，層層堆
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幹嘛黃兩剌
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疊，幾億條的存在，所以說體積的概念
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09/13 12:42, 8月前 , 25F
不正確
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09/13 12:42, 8月前 , 26F
了解了，看來真的做不出來
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09/13 12:42, 8月前 , 27F
主要是看到有人在討論說說不定A17pro
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09/13 12:42, 8月前 , 28F
可以用低階製程變成A17給明年的手機用
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09/13 12:42, 8月前 , 29F
，看到當下覺得有點奇妙，所以上來板
09/13 12:42, 29F
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09/13 12:42, 8月前 , 30F
上問一下可行性
09/13 12:42, 30F
推
09/13 12:45, 8月前 , 31F
做得出來不代表能商轉
09/13 12:45, 31F
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09/13 12:47, 8月前 , 32F
刻蝕線路可以用很多辦法達成，但是艾
09/13 12:47, 32F
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09/13 12:47, 8月前 , 33F
斯摩爾跟台積的專利就是用光去轟擊某
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09/13 12:47, 8月前 , 34F
個金屬離子產生極紫光，可以產生3納米
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09/13 12:47, 8月前 , 35F
的光線刻在塗層上，但是並不代表別的
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09/13 12:47, 8月前 , 36F
刻蝕方法不能達到把幾億條線路用堆疊
09/13 12:47, 36F
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09/13 12:47, 8月前 , 37F
的方式劃在一個晶片上，這也是intel說
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09/13 12:47, 8月前 , 38F
的我10奈米的效能等同台積7納米的效能
09/13 12:47, 38F
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09/13 12:50, 8月前 , 39F
稍微修改一下可以，以前蘋果同一個soc
09/13 12:50, 39F
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09/13 12:50, 8月前 , 40F
分給三星跟台積做，兩家製程模型也不一
09/13 12:50, 40F
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09/13 12:50, 8月前 , 41F
樣
09/13 12:50, 41F
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09/13 12:51, 8月前 , 42F
當然你製程不能差太多，5nm退到14nm，
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09/13 12:51, 8月前 , 43F
這就不可能
09/13 12:51, 43F
推
09/13 13:35, 8月前 , 44F
某些情況下可以，但通常還是要稍微調整
09/13 13:35, 44F
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09/13 14:07, 8月前 , 45F
開案時選定製程、晶片裸DIE大小、內含有
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09/13 14:07, 8月前 , 46F
什麼功能。功能不變降低製程規格就塞不
09/13 14:07, 46F
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09/13 14:08, 8月前 , 47F
下原本規劃大小除非晶片裸DIE面積也變大
09/13 14:08, 47F
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09/13 14:24, 8月前 , 48F
intel跟gg是線寬定義不同 才有10nm vs 7
09/13 14:24, 48F
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09/13 14:24, 8月前 , 49F
nm的說法
09/13 14:24, 49F
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09/13 15:20, 8月前 , 50F
09/13 15:20, 50F
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09/13 15:20, 8月前 , 51F
09/13 15:20, 51F
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