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討論串[問題] verilog delay問題
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Re: [問題] verilog delay問題
推噓1(1推 0噓 0→)留言1則，0人參與, 7年前最新作者wildwolf (可愛的哲哲)時間7年前 (2018/11/08 13:51), 7年前編輯資訊
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是的，觸發後，根據 gate-delay 設定，等待時間過後，再去抓值並計算。. 110ns 觸發的 event, 先等待，再計算，計算的時候抓目前的w1 和 E 來算 D. 本來你寫的 delay 就是指 gate 的 delay 啊. 你現在問的問題是牽涉到同一個 time slot 中，Ver
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#1
[問題] verilog delay問題
推噓0(0推 0噓 3→)留言3則，0人參與, 7年前最新作者Emeth (Emeth)時間7年前 (2018/11/07 16:19), 7年前編輯資訊
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大家好，我有一個關於delay的問題，不知何解，. 程式碼如下：. https://i.imgur.com/Es4FI5x.png. 我根據程式碼畫出來的波形圖是長這樣：. https://i.imgur.com/s3TT4iB.png. 然後實際跑出來的結果是這樣：. https://i.imgu
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