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討論串[問題] Verilog 用 data edge 作為訊號輸入
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#4
Re: [問題] Verilog 用 data edge 作為訊號輸入
推噓1(1推 0噓 2→)留言3則，0人參與, 最新作者Baneling (爆炸一哥)時間10年前 (2016/01/04 21:36), 編輯資訊
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如果是這種例子，我建議你pulse先用一種電路放大. 我記得叫做pulse amplifier，詳細的名字跟電路我有點忘記了. 它是用邏輯閘(忘了是nor還是nand)兜出來的電路，功能很簡單就是加寬你的pulse width不過它有logic loop所以無法用合成的方式實現. 要用full cu
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#3
Re: [問題] Verilog 用 data edge 作為訊號輸入
推噓2(2推 0噓 3→)留言5則，0人參與, 最新作者FTICR (FT-ICR)時間10年前 (2016/01/04 20:28), 10年前編輯資訊
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因為輸入訊號(a)類似pulse，且它pulse width 很短沒辦法用 synchronous我知道如果是 synchronous 就好解決，但不清楚處理這樣 asynchronous 訊號該怎麼做，所以才想這些做法了解！ 感謝 Baneling 大，我研究看看是否可行之前是有寫過一些很簡單的
(還有485個字)
#2
Re: [問題] Verilog 用 data edge 作為訊號輸入
推噓6(6推 0噓 23→)留言29則，0人參與, 最新作者Baneling (爆炸一哥)時間10年前 (2016/01/04 02:02), 編輯資訊
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看你的想法我大概會有幾個疑問吧. 1.你這樣寫或者要實現這樣的function想要得到什麼樣的好處?. 一般來說如果真的要對clock動手腳一定會有甚麼原因. 不外乎操作速度要更快或者面積要更小, 或者是逼不得已的情況(介面處理). 2.clk與a這兩個訊號的關係?. 如果a是源自於clk的訊號,簡
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#1
[問題] Verilog 用 data edge 作為訊號輸入
推噓6(6推 0噓 16→)留言22則，0人參與, 最新作者FTICR (FT-ICR)時間10年前 (2016/01/03 00:25), 10年前編輯資訊
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各位板友好. 想問一個基本的問題. 一般verilog 常見的寫法可能是這樣. //sequentail part. always@(posedge clock) begin. if (rst) begin //synchronous reset. state <= state_1;. .... e
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