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討論串[問題] MUX兩種Verilog寫法的差異
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Re: [問題] MUX兩種Verilog寫法的差異
推噓0(0推 0噓 3→)留言3則，0人參與, 最新作者colinshih (Colin Shih)時間13年前 (2012/10/04 19:41), 編輯資訊
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1. * = {en, b, c};. 雖 LHA 使用 nonblocking, 但與blocking assignment同行為. in simulation, 1 與 2 行為相同. 因 * 為 fully sensitivity list, 沒有 simulation-synthesis m
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#1
[問題] MUX兩種Verilog寫法的差異
推噓7(7推 0噓 33→)留言40則，0人參與, 最新作者simcityjerry (奶綠)時間13年前 (2012/09/29 19:29), 編輯資訊
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最近找工作爬科技版. 發現了下面這個題目. always@(*). if(en). a <= b ;. else. a <= c;. 與 a = en ? b : c ; 有什麼不一樣. 我用Design Compiler分別合成. 兩者產生的電路都是一樣的. 所以我覺得應該是問blocking 與
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