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討論串[心得] 用Verilog/SystemVerilog計算log2
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[心得] 用Verilog/SystemVerilog計算log2
推噓0(0推 0噓 1→)留言1則，0人參與, 最新作者zxvc (眾生都是未來佛)時間14年前 (2010/06/18 06:07), 編輯資訊
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寫HDL以來一直有個困擾，就是log2計算很常見，. 例如8-to-1多工器的選擇訊號是log2(8) = 3，. 如果不能計算log2，很多電路就很難寫得一般化。. Verilog是有定義log2的function，叫作$clog2，. Design Compiler有支援，但Xilinx XST
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#2
Re: [心得] 用Verilog/SystemVerilog計算log2
推噓0(0推 0噓 5→)留言5則，0人參與, 最新作者zxvc (眾生都是未來佛)時間14年前 (2010/06/18 14:00), 編輯資訊
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09:5. 謝謝提醒，的確怪怪的。. 這種寫法：. for (log2=0; value>0; log2=log2+1). value = value>>1;. 會造成log2(8) = 4。. 如果我們希望log2(8) = log2(7) = log2(6) = log2(5) = 3的話。.
(還有284個字)
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