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討論串[問題] Verilog
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#1
[問題] Verilog
推噓-2(0推 2噓 1→)留言3則，0人參與, 最新作者magician1 (不如歸去)時間14年前 (2010/03/20 01:53), 編輯資訊
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sub_25b(a, b, c);. input [24:0] a;. input [24:0] b;. output [24:0] c;. assign c = a - b;. endmodule. module CIC_FILTER(v_in, v_out, clk, clk1, reset);
(還有1431個字)
#2
Re: [問題] Verilog
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者CompileUltra (超強合成器)時間14年前 (2010/03/20 18:50), 編輯資訊
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沒啥不妥阿. 但是 state_1 clk1 沒被用到 這是要幹麻 想被我化簡掉嗎 =.=. 哪種filter有點忘了 orz 有勞原po說明. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 118.168.237.187.
#3
Re: [問題] Verilog
推噓2(2推 0噓 13→)留言15則，0人參與, 5年前最新作者magician1 (不如歸去)時間14年前 (2010/03/21 18:24), 編輯資訊
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是 interpolation filter; CIC_FILTER: (1-z^-8)^3 / (1-z^-1)^3. clk 是 4 倍 x_in 輸入速度 (共用加法器的關係), clk1 是 4倍 clk 速度, 一樣是共用. 加法器的關係 module adder_25b(a,b,c);.
(還有1120個字)
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