討論串[問題] veriog撰寫問題
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關於第一點是當incr正緣觸發而且時脈為stable 0 or stable 1的狀態. 同時你的incr要維持至少一個clock cycle以上的時間 為stable 0 ,. incr_p才會變為1 並非incr=1 而incr_p就立刻變為1. 2以及3若以這樣子的設計是會同時發生的 但是因為
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作者: bakerly (bakerly) 看板: Electronics. 標題: Re: [問題] veriog撰寫問題. 時間: Fri Aug 7 17:30:19 2009. 問題在於. 因為incr_d是由CLK產生的，所以在incr_p變為0之前第三個always會先執行. 現實生活上
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c1 c2. _________ _________. __| |_________| clk. _________________________. ______| incr. _________. ___________________| incr_d. _______________. ___
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講一下我對這個電路的想法好了 各位大大看有沒有錯. 1.假定某一時間incr=1 那麼incr_p也會立刻變為1. 2.當離這個時間最接近的那一次posedge clk發生的瞬間. 會同時進入三個always block 因此incr_d=1造成incr_p=0. 3.同時間第三個always bl
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這裡有三個問題. 第一: 你少了s3的state, 在合成時state==s3時會發生什麼事沒人知道. 第二: sensitive 少了mod_n, 這會造成latch。不過也許你是故意的. 第三: 這種寫法會使你每次inc或dec多少次不一定. 假設你一個clk 10nS. 每次incr來會進s1
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