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討論串[問題] verilog 組合邏輯的delay
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Re: [問題] verilog 組合邏輯的delay
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者tkhan (腦殘綠吱吱)時間17年前 (2008/10/27 09:48), 編輯資訊
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always @(state or inData). begin. case(state). S0:. begin. case(inData). 4'b0000: next_state = S1;. 4'b0001: next_state = S2;. default: next_state = S
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#1
[問題] verilog 組合邏輯的delay
推噓3(3推 0噓 6→)留言9則，0人參與, 最新作者pdgwu (熙)時間17年前 (2008/10/27 04:16), 編輯資訊
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// module decoder. input clk;. input reset;. input [7:0] inData;. output [15:0] outData;. reg [3:0] state;. reg [3:0] next_state;. // sequential logic
(還有868個字)
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