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討論串[問題] 請問verilog的問題
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#3
Re: [問題] 請問verilog的問題
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者sasako (微笑待人)時間18年前 (2007/11/28 23:53), 編輯資訊
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宣告temp1 , temp2 size=3bit. 反正最多就加到4. 直接assign. temp1 = A[3] + A[2] + A[1] + A[0]. 因為是1bit的連加，時間應該會很短，經驗是小於5ns吧... --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 1
#2
Re: [問題] 請問verilog的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者motor447 (motor447)時間18年前 (2007/11/27 20:29), 編輯資訊
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如果你可以等 4 個 clock 後才知道結果,. 用 shift register 加 counter 就可以,. 4 次 shift, 有發現 1 就將 counter 加 1. 如果你必須在 1 個 clock 以內得到結果,. 那就必須用 case / endcase 來作. --. ※ 發
#1
[問題] 請問verilog的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者peterstun (彼得)時間18年前 (2007/11/23 18:22), 編輯資訊
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1. 宣告一個輸入 00 01 10 11. 是要打 input[1:0]ss 嗎?. 2. 有兩串4bit的字元A,B. 要怎麼去求A和B中1的個數?. 謝謝. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 218.165.36.108.
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