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討論串[問題] VHDL之計數器問題
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#4
Re: [問題] VHDL之計數器問題
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者pupucar (knock!knock!)時間18年前 (2007/05/16 17:39), 編輯資訊
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提供一種想法. 電路圖如下. ------------. 外部CLK----------------------->│ │. │ │XNOR gate │--->接到counter的觸發. │-->NOT-->NOT-->NOT-->│ │. ------------. 這裡的counter用緣觸發
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#3
Re: [問題] VHDL之計數器問題
推噓6(6推 0噓 1→)留言7則，0人參與, 最新作者mouein (Dennis)時間18年前 (2007/05/16 01:00), 編輯資訊
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推 CuckooBoy:嗯?不明白你貼了一個計數器的程式目地? 05/15 21:41→ CuckooBoy:為什麼你沒有用CLK上緣觸發,LIST怮o有CLK? 05/15 21:42推 CuckooBoy:你的+1是不是少'' 兩點? 05/15 22:10. 我以為你需要一個Clock在 "R
(還有285個字)
#2
Re: [問題] VHDL之計數器問題
推噓3(3推 0噓 2→)留言5則，0人參與, 最新作者mouein (Dennis)時間18年前 (2007/05/15 15:07), 編輯資訊
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entity counter is. port(. rst,clk : in std_logic;. c : out std_logic_vector(3 downto 0));. end counter;. architecture Behavioral of counter is. signal
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#1
Re: [問題] VHDL之計數器問題
推噓0(0推 0噓 2→)留言2則，0人參與, 最新作者luckyBF (你若有錢~劉+0~嘛系你ㄟ)時間18年前 (2007/05/14 23:04), 編輯資訊
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之前try過~. 剛剛跑過一次function模擬~應該沒問題. 不過我寫的verilog的~~XD. n可以去改bit數~~. module test_DDR_counter (clk, reset, q_out);. parameter n = 4; //n-bit counter. input
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