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討論串[問題] verilog問題

共 13 篇文章

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#13

[問題] verilog問題

推噓1(1推 )留言3則，0人參與作者av26821076 (空空空)時間7年前 (2018/06/13 20:59)資訊

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大大好，. 想請較一下，幫人代問。他寫一個類似mips的single cycle cpu，用幾個簡單組語指令當前置模擬時，program counter執行到某個位址就變unknow，使得程式無法繼續往下跑。請問pc會變unknow的原因有可能是啥呢？還請各位高手提供想法與建議！謝謝你哦！. --.

#12

[問題] verilog問題

推噓2(2推 )留言2則，0人參與作者zhuoyan (大大)時間7年前 (2018/05/15 13:36)資訊

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https://i.imgur.com/0kwgBQL.jpg. 請問一下下面那兩行是什麼意思，為什麼用&monitor無法跑出每一個時間點的數值？. --. ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 49.218.115.253. ※ 文章網址: https://www.ptt.cc/

#11

[問題] verilog問題

推噓1(1推 )留言2則，0人參與作者eamansf96xs (草爺)時間8年前 (2017/09/20 17:10)資訊

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https://i.imgur.com/qDMCcq4.jpg. 想請問一下底下initial begin 那三行註解意思. 我只知道initial begin 那邊就是打輸入在何時做事而已. --. ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.12.209.120. ※ 文章網址

#10

[問題] verilog問題

推噓9(9推 )留言38則，0人參與作者CuckooBoy (新竹的仔)時間16年前 (2009/04/03 23:53)資訊

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請問倒數第二行的present_reg <= -1; 是什麼意思?. verilog可以給負?還是.........?. =========. always @(posedge clk or negedge reset_n). begin. if (reset_n == 0). present_re

(還有79個字)

Re: [問題] verilog問題

推噓0(0推 )留言0則，0人參與作者mitsc (討厭的Linux系統)時間18年前 (2007/12/11 00:37)資訊

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我不是很清楚我記的對不對. 印象中 begin end 會常出現於 Always...或者基於Always內的 if....for..... 這類的因此我個人是這樣解讀 Begin end 適用於所謂的Behavical語法內(就是. 由上向下執行的那種因此有人會說與C的{}很像). 至於as

(還有170個字)

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