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討論串請問ALU單元的verilog寫法
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#3
Re: 請問ALU單元的verilog寫法
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者yenci (der Wille zur Macht)時間19年前 (2007/03/18 10:40), 編輯資訊
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這樣寫法的hw description, 經過例如hdl compiler (GTECH translate) 通常是擺上mux, (我不確定,我也不這樣寫). logic mapping及optimization並不會改變這樣的基本架構. 所以我認為最好的方法就是. more detail des
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#2
Re: 請問ALU單元的verilog寫法
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者deathcustom (DSM......)時間19年前 (2007/03/10 09:19), 編輯資訊
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理論上是不會有這種問題. 你要面對的問題是面積跟時間的考量. 如果你要時間快，那每一種運算都要單獨寫. 如果要面積小的話. 有些運算可以robust. --. 所謂理論上是因為現在的數位電路都直接用HDL寫. 所以根本沒那個問題，design compiler能做出來就沒問題. 如果你寫完之後要自己
#1
請問ALU單元的verilog寫法
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者teyurd (......)時間19年前 (2007/03/10 03:19), 編輯資訊
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請問假如要寫一個ALU電路, 採用以下寫法(verilog). ++++++. + +. A1 --->+ + ---> B. A2 --->+ +. ++++++. | |. | |. C. 因為ALU是組合電路,所以採用一個很大的always來寫 ,. 其中 A 是input , B是 outp
(還有407個字)
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