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討論串[問題] 請問一下關於使用design vision
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Re: [問題] 請問一下關於使用design vision
推噓2(2推 0噓 0→)留言2則，0人參與, 最新作者Aragom (清風闌夜起)時間19年前 (2007/01/24 11:18), 編輯資訊
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假設原po使用. Artisan/TSMC 0.18um cell library，並備妥相應之.synopsys_dc.setup檔. Wireload Model使用tsmc18_wl20. 時脈週期為20ns，且為50%之duty cycle. 輸入訊號除了clk之外，所有輸入訊號皆delay
(還有1386個字)
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[問題] 請問一下關於使用design vision
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者chonger (我是小強 ￾NN￾ N)時間19年前 (2007/01/24 00:37), 編輯資訊
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小弟是新手 所以來問個笨問題. 請問一下 有沒有哪邊有簡單的synopsys的design vision的使用教學阿??. 如果我只要設定clock rate, input delay, output delay. 然後看我整個硬體的gate count，我該怎麼做呢??. 目前只進展到 打開des
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