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討論串[問題] 峰值取樣保持電路問題
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Re: [問題] 峰值取樣保持電路問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者proach (p.roach)時間19年前 (2006/09/07 08:57), 編輯資訊
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a 10MHz 14 or 12 bits ADC and a controller. if you'd like to keep no lossing 10MHz sampling rates, CPLD/FPGA. is a good choice to control the ADC.. --
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[問題] 峰值取樣保持電路問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者flg (廢人君)時間19年前 (2006/09/05 14:02), 編輯資訊
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目前我的目標是做一個電壓峰值保持電路，由於此電路的輸入為一個高頻率. (10MHZ左右)且微小(幾百uV)的訊號，而我希望輸出訊號可以快速偵測並且反應，. 峰值保持時間希望能在幾微秒(us)，請問有什麼樣的電路可以達成我需要的目標嗎?. ，非常謝謝。. --. ※ 發信站: 批踢踢實業坊(ptt.c
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