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討論串[問題] verilog 問題
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#2
Re: [問題] verilog 問題
推噓2(2推 0噓 7→)留言9則，0人參與, 最新作者Acme ( )時間19年前 (2006/05/15 00:46), 編輯資訊
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16'd8 = 0000_0000_0000_0100. 16'd4 = 0000_0000_0000_0100. 16'd2 = 0000_0000_0000_0010. 負二要怎麼以binary表示 ?. 1111_1111_1111_1101 + 1. 1111_1111_1111_1110
(還有424個字)
#1
[問題] verilog 問題
推噓1(1推 0噓 2→)留言3則，0人參與, 最新作者wowow11 (owo)時間19年前 (2006/05/14 21:16), 編輯資訊
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下面是一個divide的code. `define DvLen 16. `define DdLen 32. `define QLen 16. `define HiDdMin 16. module divide. (input [`DdLen-1:0] ddInput,dvInput,. output
(還有1600個字)
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