看板 [ Electronics ]
討論串[問題] verilog的問題
共 3 篇文章
內容預覽： 開啟 | 關閉 | 只限未讀
首頁
上一頁
1
下一頁
尾頁
#3
Re: [問題] verilog的問題
推噓3(3推 0噓 0→)留言3則，0人參與, 最新作者Acme ( )時間20年前 (2006/03/21 21:21), 編輯資訊
0
0
0
內容預覽:
建議寫這樣,可讀性會比較高. reg [3:0] result;. always @(select or a or b or c or d or e or f or g or h) begin. case(select[2:0]). 3'b000 : result = a;. 3'b001 : re
(還有119個字)
#2
Re: [問題] verilog的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者tkhan (腦俠)時間20年前 (2006/03/21 17:13), 編輯資訊
0
0
0
內容預覽:
reg [3:0] result;. always @(select or a or b or c or d or e or f or g or h). begin end. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 61.66.243.100.
#1
[問題] verilog的問題
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者stevenf3 (Life)時間20年前 (2006/03/21 17:07), 編輯資訊
0
0
0
內容預覽:
下面是我寫的多工器部分code... 不知道哪裡錯了... 一直出現Error: Lval 'result' cannot be a net. 麻煩幫幫忙~_~...跟他非常不熟orz. input[3:0] a,b,c,d,e,f,g,h;. input[2:0] select;. output[
(還有296個字)
首頁
上一頁
1
下一頁
尾頁