[請益]TSMC 180nm Bandgap 後模擬問題

看板Electronics作者 (家裡的六隻貓)時間4月前 (2024/01/04 16:53), 3月前編輯推噓9(9推 0噓 45→)
留言54則, 5人參與, 3月前最新討論串1/1
小的第一次發文若排版或說明上有缺失，還請大家見諒~ 目前以TSMC 180nm進行bandgap的模擬與layout，在後模輸出結果有問題想誠心請教版上 大大們。bandgap使用的架構https://i.imgur.com/sG0s8mL.jpg
下圖是完整佈局圖，由於電阻阻值很大，佈局佔得面積也很大。 https://i.imgur.com/RfDFEAP.jpg
所以另外放大擷取電阻以外的電路佈局圖，如下圖。 https://i.imgur.com/HHSunFq.jpg
那最後這是後模擬LPE跑rc的結果，VREF為其電路輸出。 (左:前模擬 右:後模擬) https://i.imgur.com/vqJGMtw.jpg
目前採取了一些作法測試: (1)調整了mosfet和BJT的佈局走線寬度。 (2)此架構有3顆deep n-well的nmos，以deep n-well佈局，LVS卻認不到mos元件。改 只圍一圈p guard ring，LVS卻會過。這點我覺得很奇怪，所以我先將deep n-well 的 NMOS body接地去驗證前模擬及後模擬是否為這3顆deep n-well佈局上差異所造成的問題 ，前模擬輸出為0.9V，後模擬輸出仍幾乎為0。 這問題困擾一陣子了，一直想不到解決辦法，懇請大神們給予意見及方向。謝謝~ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.118.116.63 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1704358393.A.7AA.html
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01/04 20:24, 3月前 , 1F
你這電流這麼小的一般前後模擬不會差太多才對
01/04 20:24, 1F
推
01/04 20:28, 3月前 , 2F
先抽cc跑一次，電壓正常就是金屬跑線電阻造成。電壓
01/04 20:28, 2F
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01/04 20:28, 3月前 , 3F
不正常就是布局造成，可以把電晶體的寄生參數先手動
01/04 20:28, 3F
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01/04 20:28, 3月前 , 4F
改成全部一樣比較看看。
01/04 20:28, 4F
感謝大大們的建議，我試完p大的建議後，輸出結果還是幾乎為零與原先跑的沒什麼差別 (左圖:更改前 右圖:更改後) https://i.imgur.com/s84vUQL.jpg
※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/04/2024 23:31:49
推
01/05 08:11, 3月前 , 5F
subckt 的腳位順序, pre-sim 跟 post-sim netlist 有一樣
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01/05 08:11, 3月前 , 6F
嗎？
01/05 08:11, 6F
推
01/05 12:35, 3月前 , 7F
那接下來就是改netlist交差比對pre跟post電路的電阻
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01/05 12:35, 3月前 , 8F
跟電晶體，釐清到底是誰造成問題。具體作法通常就是
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01/05 12:35, 3月前 , 9F
正常工作的電路換post電阻或換post mos模擬。因為有
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01/05 12:35, 3月前 , 10F
時pre post吐出的netlist裡model會不一樣，就是r開頭
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01/05 12:35, 3月前 , 11F
元件跟x開頭元件數值有時會有少許誤差。
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01/05 14:49, 3月前 , 12F
你有沒有做startup ckt?其他點電壓正常嗎?你單看一點沒法
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01/05 14:49, 3月前 , 13F
找出問題
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01/05 14:51, 3月前 , 14F
這種低頻電路基本上設計階段我不會跑CC 對輸出沒太大影響
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推
01/05 15:55, 3月前 , 15F
欸欸樓上的，他的電路已經標註有start up，另外，跑cc
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01/05 15:55, 3月前 , 16F
是為了確定問題，因為mos元件在pre post netlist寄生
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01/05 15:55, 3月前 , 17F
參數完全不一樣。
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01/05 17:56, 3月前 , 18F
確定mos參數也不一定要跑cc啊，你可以抽rc就好
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01/05 17:56, 3月前 , 19F
不過cc會死就是會死啦
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01/05 17:57, 3月前 , 20F
不過他這看起來比較像是抽完電路連接有問題
01/05 17:57, 20F
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01/05 17:58, 3月前 , 21F
你transient也死掉嗎？
01/05 17:58, 21F
推
01/05 19:14, 3月前 , 22F
那我就問 了，抽rc跑結果出問題，要怎麼確定是跑線電
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01/05 19:14, 3月前 , 23F
阻造成還是mos wpe lod參數造成？
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推
01/05 19:29, 3月前 , 24F
這類postsim問題丟上來問，一般我都會假設presim ok,l
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01/05 19:29, 3月前 , 25F
vs drc ok,接線ok, 我也相信發文者都已經正確完成該
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01/05 19:29, 3月前 , 26F
做的基本檢查。
01/05 19:29, 26F
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01/05 20:18, 3月前 , 27F
不然就把抽出來WPE參數填回去看吧，也沒幾顆mos
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01/05 20:18, 3月前 , 28F
有時候不是LVS的問題
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01/05 20:19, 3月前 , 29F
之前也碰過LVS過了BA netlist出問題
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01/05 20:20, 3月前 , 30F
結果是command file沒寫好
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01/05 20:25, 3月前 , 31F
或者另一種可能是你電路其實沒問題只是simulator跑DC點
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01/05 20:25, 3月前 , 32F
的時候沒有收斂給你亂算一個點，這種你跑transient 應
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01/05 20:25, 3月前 , 33F
該會是正常的
01/05 20:25, 33F
推
01/05 20:56, 3月前 , 34F
一開始我認為可能是wpe，但是又看到樓主的layout很大
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01/05 20:56, 3月前 , 35F
，猜測跑線電阻也有可能造成bgr電阻比例變化,所以才
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01/05 20:56, 3月前 , 36F
需要用cc檢查確定。但剛剛又想到另一個可能性是樓主
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01/05 20:56, 3月前 , 37F
的模擬檔有為了收斂性設定到gmindc嗎？這個設定在小電
01/05 20:56, 37F
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01/05 20:56, 3月前 , 38F
流電路影響很大。
01/05 20:56, 38F
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01/05 20:58, 3月前 , 39F
確實gmindc 也是常出事的參數，還有GSHUNT跟CSHUNT設的
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01/05 20:58, 3月前 , 40F
不夠小也有可能出問題。
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推
01/05 21:51, 3月前 , 41F
pex選no rc或者只做r也是可以抽LDE的，如果DC電壓都不對
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01/05 21:51, 3月前 , 42F
抽c/cc就沒意義，只會浪費除錯時間
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※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/05/2024 22:48:33
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01/05 23:36, 3月前 , 43F
T18 BCD的話直接FGD就好 這篇的架構…
01/05 23:36, 43F
感謝大大們的建議~我驗過lvs以及drc都是沒問題的。 後來有去比對了一下前、後模的netlist，發現是在BJT的C端默認到接地了。 原先推測應該是有些需要以DNW畫法的mos我沒有畫好，雖然LVS有過，但是我只有將 source和p+ guardring 接在一起然後接出去其他節點。 但目前接成DNW的NMOS，DRC和LVS都有過了。 LPE跑c去進行後模擬BJT的C端在input.scs中仍顯示接地。 下圖是我BJT的佈局方式，BJT的model為npn2。 https://i.imgur.com/Pm6Eqzf.jpg
另外，我沒有為了收斂性額外做設定，都是以預設在跑的， 但如果擔心有動到，請問要如何去確認呢? 且也有跑過transient輸出一樣幾乎為0。 請問版上的大大我還能朝甚麼方向去解決上述問題呢?謝謝~~ ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 01:47:31 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 01:50:56 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 02:22:03 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 03:49:22 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 04:35:53 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 04:39:21 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 04:42:22 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 04:43:21
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01/06 09:40, 3月前 , 44F
你這不是找到問題了嗎，pex netlist接錯了
01/06 09:40, 44F
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01/06 09:40, 3月前 , 45F
欸等一下
01/06 09:40, 45F
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01/06 09:41, 3月前 , 46F
你說P+ Guard ring是psub 的嗎
01/06 09:41, 46F
對~我覺得是pex netlist中BJT C端接錯的問題，但不知道在layout要如何去解決這個問題~ 那DNW的NMOS我原先只有圍PGR，那目前的是以PGR, NW和DNW去圍，且DRC和LVS皆有過。 (如下圖) https://i.imgur.com/hAdnU44.jpg
不知道這樣是否有回答到s大的疑問，謝謝~ 另外，在LPE跑c的時候實際上lvs.rep中會顯示錯誤的，但同樣做bandgap的同學， 是說他的也會顯示錯誤，但我不確定我的report顯示這樣的錯誤是否是可以忽略的。 https://i.imgur.com/uxnm61n.jpg
因為pex netlist中就是認為X和Y這兩個節點都視為地。 但lvs.rep在LVS SHORT EQUIVALENT NODES是顯示NO。 不確定這樣去解讀是否正確~ ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 11:36:57 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 11:38:42
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01/06 11:43, 3月前 , 47F
Net incorrect LVS怎麼會笑臉
01/06 11:43, 47F
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01/06 11:44, 3月前 , 48F
這看起來LVS應該沒過吧
01/06 11:44, 48F
LVS的結果確實是笑臉，如圖~ https://i.imgur.com/yXS7upq.jpg
https://i.imgur.com/FFnO9eE.jpg
LPE跑c的則是會顯示這樣的錯誤 https://i.imgur.com/TIkSbJ5.jpg
※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 11:55:31
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01/06 12:39, 3月前 , 49F
你NPN的DNW有沒有share?
01/06 12:39, 49F
想請問share是甚麼意思?感謝~ ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 13:05:01
推
01/06 13:32, 3月前 , 50F
lvs 的erc有error
01/06 13:32, 50F
目前是手動更改netlist認錯的節點， 此為lvs.rep所顯示的部分missing connection。 https://i.imgur.com/IQOnY3D.jpg
此為部分修改後的netlist，原先只要有接在BJT C端的節點都會認成VSS。 https://i.imgur.com/YTAb3gp.jpg
最後這是手動修改後的後模擬結果。 (左:前模擬 右:後模擬) https://i.imgur.com/GANRlI7.jpg
不確定這樣是否就可以判斷為BJT的問題， 但目前還未找到解決的方法，還請各位大神們指點~ LVS的ERC error我會再確認造成錯誤的原因是甚麼，感謝k大的提醒。 https://i.imgur.com/qxWnanB.jpg
※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 14:20:36 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 14:22:41 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/06/2024 14:25:12
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01/06 15:19, 3月前 , 51F
Share就是所有NPN的DNW連在一起沒有斷開
01/06 15:19, 51F
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01/06 15:20, 3月前 , 52F
另外floating psub代表你沒打psub的pickup
01/06 15:20, 52F
感謝大神們的指點~目前問題已解決， 後來針對BJT的佈局去做修改，發現若將BJT之間貼合，且任一顆BJT的c端有接地， LVS雖然會過，但LPE會認為所有在佈局上有貼合的BJT之c端都接地造成錯誤。 所以後來是將BJT之間都以DRC rule可允許的最小距離隔開， 在LVS和LPE都過的情況下進行後模擬，結果如下圖。 (左圖:前模擬 右圖:後模擬) https://i.imgur.com/RQvQG0T.jpg
※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/07/2024 03:13:13 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/07/2024 03:15:16 ※ 編輯: CTY1015 (140.118.116.63 臺灣), 01/07/2024 03:25:03
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01/07 11:11, 3月前 , 53F
你要share也不是不行只是dummy不能接地要接C
01/07 11:11, 53F
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01/07 11:12, 3月前 , 54F
欸也不對因為你還要分XY點，你這架構就沒辦法share
01/07 11:12, 54F
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