[問題] 波德圖問題

看板Electronics作者 (美女與野獸)時間1年前 (2022/10/31 16:20), 編輯推噓6(6推 0噓 15→)
留言21則, 6人參與, 1年前最新討論串1/1
大家好 最近在跑OP的AC模擬時發現一個問題 以往我模擬出來的波德圖中，phase都是從0度開始往下掉（如下圖） https://i.imgur.com/AgFTL3H.jpg
但最近模擬的OP，他的phase有些會從-180度開始（如下圖） https://i.imgur.com/CR2udLI.jpg
請問這個是什麼原因呢？以及會不會對OP造成穩定度的影響呢？ 謝謝各位！ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.12.43.52 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1667204400.A.073.html
推
10/31 17:16, 1年前 , 1F
看看正負腳位有沒有用反
10/31 17:16, 1F
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10/31 18:25, 1年前 , 2F
J大，沒有接反哦～這兩張圖是差在不同的VDD電壓而已
10/31 18:25, 2F
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10/31 18:25, 1年前 , 3F
，在掃PVT corner的時候才發現這個問題
10/31 18:25, 3F
推
10/31 21:38, 1年前 , 4F
你這是fully differential或是有兩個loop的op嗎
10/31 21:38, 4F
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10/31 22:23, 1年前 , 5F
S大，不是耶，是單端輸入輸出的OP
10/31 22:23, 5F
推
10/31 22:31, 1年前 , 6F
這是class-ab的架構嗎？電路長什麼樣呢？
10/31 22:31, 6F
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11/01 00:10, 1年前 , 7F
B大，是的沒錯！OP是有floating current source的cla
11/01 00:10, 7F
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11/01 00:10, 1年前 , 8F
ss-AB放大器
11/01 00:10, 8F
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11/01 00:13, 1年前 , 9F
A compact power-efficient 3 V CMOS rail-to-rail i
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11/01 00:13, 1年前 , 10F
nput/output operational amplifier for VLSI cell l
11/01 00:13, 10F
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11/01 00:13, 1年前 , 11F
ibraries 這篇paper裡的架構
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11/01 00:18, 1年前 , 12F
附上圖片
11/01 00:18, 12F
推
11/01 06:30, 1年前 , 13F
Vb1-4跟vindc 的設定呢？
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11/01 10:14, 1年前 , 14F
D大，Vb1.4是由前面bias電路提供，因為我的OP內部沒
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11/01 10:14, 1年前 , 15F
有做cascode，所以不需要Vb2.3
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11/01 10:16, 1年前 , 16F
Vindc是0.2掃到VDD-0.2，這顆OP是接成unity gain buf
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11/01 10:16, 1年前 , 17F
fer
11/01 10:16, 17F
推
11/02 16:36, 1年前 , 18F
但是怎麼想0.2跟Vdd-0.2附近current mirror/input都
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11/02 16:36, 1年前 , 19F
會離開saturation region......
11/02 16:36, 19F
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11/02 22:32, 1年前 , 20F
不過他是rail to rail的OP，還是會有一邊開著
11/02 22:32, 20F
推
11/03 16:21, 1年前 , 21F
你應該去看不是從0掉的狀況，大概是說操作在非sat
11/03 16:21, 21F
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