[問題] D Flip-Flop 的Tpcq是全由Slave Latch決定嗎?

看板Electronics作者 (PPTplayer)時間1年前 (2022/10/30 19:50), 1年前編輯推噓2(2推 0噓 7→)
留言9則, 3人參與, 1年前最新討論串1/1
小弟目前在研究關於D Flip-Flop的相關方向 主要大概是分析Process Variation對於D Flip-Flop時序的影響 「當我們將DFF拆成M-S Latch後 會發現可能因製程上的隨機變異(Random Process Variation) 造成這兩顆Latch有些微差異，將探討是否影響時序」 現在遇到一件很少人討論也很少人研究的問題 現在是想要跟高手們確認一點觀念的問題 問題的描述大概是:(請先忽略Clock的issues，假設為理想) 舉正緣觸發的DFF來說，當Clk=0時會將D端的訊號傳到Master Latch的Q(本篇稱為Qm) 接著等CLK=1的時候才會送到Slave Latch的Q(本篇稱Qs)，也就是DFF的Output 因此(搭配圖示) https://imgur.com/ZPPh4un.jpg
是不是能代表Clock To Q的Propagation Delay完全是只由Slave Latch決定 即使Master+前級電路Delay再大，只要能在Positive Edge起來前將D的值送到Qm就好 畢竟如果D到Qm這段Delay太大，導致Slave Latch無法順利接收到，就代表這顆DFF壞了 如果有錯還請高手指點 謝謝大家 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 150.117.226.58 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1667130644.A.FA2.html ※ 編輯: PPTplayer (150.117.226.58 臺灣), 10/30/2022 19:51:44 ※ 編輯: PPTplayer (150.117.226.58 臺灣), 10/30/2022 20:12:01
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10/30 20:21, 1年前 , 1F
不太確定你想幹嘛，但你去跑setup/hold time加montecar
10/30 20:21, 1F
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10/30 20:21, 1年前 , 2F
lo應該能cover兩個latch的些微差異吧
10/30 20:21, 2F
目前就是想要確定 是否Tpcq是由Slave Latch的delay決定 也就是說Clk被拉起來後Q的傳送時間只需參考slave latch的就好
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10/30 20:24, 1年前 , 3F
Clock to a由slave決定沒錯，master上半週已經進來了
10/30 20:24, 3F
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10/30 20:24, 1年前 , 4F
Clock to q
10/30 20:24, 4F
謝謝！
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10/30 20:31, 1年前 , 5F
路過順便請問，PUF (physical unclonable function)就是用
10/30 20:31, 5F
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10/30 20:32, 1年前 , 6F
類似這種原理來實現的?
10/30 20:32, 6F
是哦，主要就是利用Random Process Variation來產生CRPs ※ 編輯: PPTplayer (150.117.226.58 臺灣), 10/30/2022 20:43:55
推
10/31 09:16, 1年前 , 7F
除非第一級的DFF充放電速度太慢，第二級來不及setup，
10/31 09:16, 7F
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10/31 09:16, 1年前 , 8F
否則delay時間的確是由第二級決定
10/31 09:16, 8F
推
10/31 17:30, 1年前 , 9F
謝謝！
10/31 17:30, 9F
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