[問題] 將pole輸入進閉迴路可能中途產生zero嗎

看板Electronics作者 (夢中夢)時間2年前 (2022/03/07 12:51), 2年前編輯推噓1(1推 0噓 10→)
留言11則, 3人參與, 2年前最新討論串1/1
各位前輩們好 不好意思上次一直畫錯圖囧 不過也謝謝大家幫忙 後來發現上次表達的不是很清楚 這次還請各位先進繼續幫忙(合十) https://imgur.com/dpjYDie
上次問的V-to-I 主要是要做這個迴路 右上角的Sense MOS會去Mirror左上角的MOS電流 並利用OP將兩個MOS的Source鎖成一樣 （OP也一樣用單級PMOS輸入） 現在從左上角的G點打入AC訊號 如果看右下角VOUT 會發現在波德圖上出現一個左半平面的zero https://imgur.com/tt2O3iy
然而他的產生位置 卻反而跟電路左下角VI'的電容大小有關 只是單看VI'的波德圖 卻只有看到pole沒有zero https://imgur.com/f0GV5tb
想請問這個zero是怎麼產生的？ 畢竟VI'的電容在該點只有產生pole 但在Vout卻產生比pole位置更前面的zero 再次謝謝各位了！！！ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.34.177.33 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1646628668.A.5D1.html
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03/07 18:58, 2年前 , 1F
你VI點的電壓有給嗎
03/07 18:58, 1F
VI是不給電壓 他的電壓是由G點偏壓與負載大小決定 （改叫VI'好了以免產生誤會） ※ 編輯: WetDreamZZZ (106.1.235.210 臺灣), 03/07/2022 20:46:51
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03/07 21:06, 2年前 , 2F
那個點是電流源充C，沒給會一路充到vdd 吧
03/07 21:06, 2F
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03/07 21:07, 2年前 , 3F
喔喔看到電阻了
03/07 21:07, 3F
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03/07 21:10, 2年前 , 4F
你np mos 沒畫錯嗎
03/07 21:10, 4F
沒畫錯喔 內迴路就是用OP+Source Follower在鎖 (所以SF那顆size其實很大) ※ 編輯: WetDreamZZZ (106.1.235.210 臺灣), 03/07/2022 21:25:49
推
03/07 23:12, 2年前 , 5F
迴授路徑的極點會轉化成轉移函數的零點
03/07 23:12, 5F
不好意思能再說明清楚一點嗎？ 畢竟VI'該點沒有在內迴路的回授路徑內... ※ 編輯: WetDreamZZZ (106.1.235.210 臺灣), 03/08/2022 08:47:13
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03/08 16:11, 2年前 , 6F
我還是覺得你的圖有問題 你先看dc點再考慮ac
03/08 16:11, 6F
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03/08 16:13, 2年前 , 7F
你的方法open loop 但你要看回授斷 用I probe
03/08 16:13, 7F
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03/08 16:13, 2年前 , 8F
或大電容大電感 ac 短路 ac斷路
03/08 16:13, 8F
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03/08 16:17, 2年前 , 9F
都用replica sf 還要鎖的用意看不出來
03/08 16:17, 9F
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03/08 16:19, 2年前 , 10F
你一直糾結於你的極零點 搞不好你連function 都沒對
03/08 16:19, 10F
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03/08 16:29, 2年前 , 11F
不過 我看這個好像有點像在做bandgap
03/08 16:29, 11F
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