LVTTL to LVPECL電準位需要注意的地方

看板Electronics作者 (我抓得到什麼呢?)時間3年前 (2020/08/16 12:15), 3年前編輯推噓0(0推 0噓 0→)
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從規格上可以看出電壓規格夠，電流可能需要上拉電阻補充 從ECL的input stage看起來3.3V到0V會reverse bias input stage BE junction （應該不會breakdown/stress/影響長期可靠度？) 這個輸入只需要<10kbps的資料，大概沒有junction capacitance/saturation的問題 第一次用到ECL logic，麻煩大家指教了 ----- Sent from JPTT on my Sony F8132. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 211.75.180.193 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1597551335.A.65E.html ※ 編輯: kdjf (211.75.180.193 臺灣), 08/16/2020 12:29:59
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