[請益] Verilog 語法問題

看板Electronics作者 (不要拉)時間5年前 (2020/06/12 16:48), 5年前編輯推噓1(1推 0噓 6→)
留言7則, 2人參與, 5年前最新討論串1/1
各位版上大大及前輩您們好， 問題如下 initial begin ... ... $finish /*finish為什麼有時候要加有時不用？*/ end 想請問在什麼請況下需要加？ 感激不盡～ ----- Sent from JPTT on my iPhone -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.143.59.188 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1591951711.A.CBB.html
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06/12 17:44, 5年前 , 1F
如果在simulator的runtime>$finish前的時間
06/12 17:44, 1F
感謝您～
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06/12 17:45, 5年前 , 2F
simulator就會因為$finish而停止模擬
06/12 17:45, 2F
※ 編輯: wunqq (220.143.59.188 臺灣), 06/12/2020 19:12:36
推
06/13 02:50, 5年前 , 3F
你想要什麼事情發生時就停止模擬的時候就加
06/13 02:50, 3F
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06/13 02:51, 5年前 , 4F
像是你在輸入測資測你電路運算錯誤時會停止
06/13 02:51, 4F
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06/13 02:51, 5年前 , 5F
你就可以加上FINISH
06/13 02:51, 5F
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06/13 02:52, 5年前 , 6F
或是如一樓所說的 你想要在模擬的時候在特定的時間
06/13 02:52, 6F
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06/13 02:52, 5年前 , 7F
停止模擬 你也可以加上FINISHI
06/13 02:52, 7F
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