[問題] Systemverilog 問題已刪文
http://www.asic-world.com/systemverilog/clocking1.html#Example_:_input_output_s
kews
@0ns addr :xx din xx dout xx we x ce x
@11ns addr :0 din 24 dout xx we 1 ce 1"
@31ns addr :0 din 24 dout xx we 1 ce 0"
@51ns addr :1 din 81 dout xx we 1 ce 1
@71ns addr :1 din 81 dout xx we 1 ce 0
@91ns addr :0 din 81 dout xx we 0 ce 1
@110ns addr :0 din 81 dout 24 we 0 ce 1
@111ns addr :0 din 81 dout 24 we 0 ce 0
@131ns addr :1 din 81 dout 24 we 0 ce 1
@150ns addr :1 din 81 dout 81 we 0 ce 1
@151ns addr :1 din 81 dout 81 we 0 ce 0
這裡的26-32行 時間為什麼不一樣?(11ns/ 31ns... 不是11ns完成所有的事)
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