[問題] Verilog-a有無non-block的對應寫法?

看板Electronics作者 (A9)時間4年前 (2020/03/21 23:45), 4年前編輯推噓1(1推 0噓 1→)
留言2則, 2人參與, 4年前最新討論串1/1
各位大大 晚安!!! 最近想把verilog的一小部分用Verilog-a來實現，簡化code如下: @cross(ck, 1) begin if (i=7) begin A=B; C=A; end end 結果顯示在一個cycle他就把B丟到C去了，但我想他要的功能是下一個cycle才進去C。 因此想請教各位，verilog-a如果想達到verilog的non-block寫法有對應的寫法嗎? 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.32.196.174 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1584805559.A.C45.html
推
03/22 03:24, 4年前 , 1F
你把A=B和C=A交換順序看看
03/22 03:24, 1F
※ 編輯: pttaaaaaaaaa (114.32.196.174 臺灣), 03/22/2020 04:34:36
→
03/22 04:52, 4年前 , 2F
我試試看~謝謝
03/22 04:52, 2F
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