[問題] PowerOnReset電路設計問題

看板Electronics作者 (GaTaoMa)時間6年前 (2019/09/22 13:13), 編輯推噓1(1推 0噓 7→)
留言8則, 4人參與, 6年前最新討論串1/1
各位前輩好 小弟剛開始練習Layout 遇到一點瓶頸 https://i.imgur.com/W06BRkj.png
https://i.imgur.com/QFR8P8S.png
在教育部2012年的CIC競賽題目 這題目標是要讓VDD到達最大電位後 VOUT延遲1us輸出電壓 但整個電路左上角的類inverter 我們不太清楚這樣設計的用途是什麼 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.125.44.12 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1569129238.A.9FE.html
推
09/22 13:36, 6年前 , 1F
I充C 上面那個I是VDD拉起來充C過Threahold後才會開後面
09/22 13:36, 1F
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09/22 13:36, 6年前 , 2F
的第二組I充C
09/22 13:36, 2F
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09/22 13:50, 6年前 , 3F
上面那組的C是？ 我們的理解是PMOS的GS同電位就沒有
09/22 13:50, 3F
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09/22 13:50, 6年前 , 4F
導通，就變得後面都不知道要怎麼去設定MOS的W/L
09/22 13:50, 4F
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09/22 18:13, 6年前 , 5F
為了確保reset所有register的時候，vdd已經足夠高到不會
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09/22 18:13, 6年前 , 6F
reset失敗
09/22 18:13, 6F
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09/22 21:57, 6年前 , 7F
那是GD相接
09/22 21:57, 7F
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09/22 21:57, 6年前 , 8F
這個電路大概量產問題很大，看看就好
09/22 21:57, 8F
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