[問題] verilog觀念和如何設計
各位好, 我想請教幾個觀念, 和一個設計verilog的想法
先問個觀念:
1. 一個module結束的時機在甚麼時候? 是output被賦值的瞬間嗎?
若是這樣, 那如果我設計一個pipeline(多個always@(posedge clk),
最後一個always block做output的給值) 那這樣不就在第一個clk的
時候output就會接到一個不知名的訊號然後結束嗎, 而不會等到真正
的值來?
2. 組合電路會和循序電路寫在同一個模組嗎? 如下
always@(posedge clk)begin
A區........
end
......在兩個block中間做一個組合電路
always@(posedge clk)begin
B區......
end
最後問一個關於怎麼設計的問題:
-- 我目前有一個變數fraction, 我想在每一次迭代中檢查fraction的最高
bit是否為1, 不是則<<, 並且進入下一次迭代
-- 目前架構:
always@(input1)begin
.....做些處理得到fraction
end
always@(......
....迭代處理fraction並決定輸出
.... end
-- 目前遇到的困難:
1. 輸入並沒有提供clock, 但是我嘗試在module裡面做一個clk, 但模擬
器就會報error. ( 我的clk: always#10 clk~=clk; )
若我沒有clock, 是否就無法迭代?
2. 無法確保把正確的值給輸出前, 下一個input訊號就來了, 還是我不需
管這個?
問題有點多, 先在這裡感謝各位的幫忙 ^^
--
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