[請益] 為什麼design complier之後要驗prime pow

看板Electronics作者 (Joker)時間6年前 (2019/04/07 11:09), 編輯推噓5(5推 0噓 2→)
留言7則, 5人參與, 6年前最新討論串1/1
想請問為什麼在Design complier完就要驗prime power一次APR之後還要再驗一次? ----- Sent from JPTT on my Sony E6653. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.138.42.120 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1554606566.A.9F8.html
推
04/07 11:22, 6年前 , 1F
為什麼合成完還要用pt驗sta
04/07 11:22, 1F
推
04/07 13:40, 6年前 , 2F
APR後會有真正繞線的rc delay, 驗pp跟pt才準，以及許多
04/07 13:40, 2F
→
04/07 13:40, 6年前 , 3F
sign-off的需求都與上述兩個軟體有關
04/07 13:40, 3F
推
04/07 15:09, 6年前 , 4F
每步驟都要check. 不然出問題哪知道是哪個步驟發生
04/07 15:09, 4F
→
04/07 15:09, 6年前 , 5F
的
04/07 15:09, 5F
推
04/07 16:48, 6年前 , 6F
Apr之後加了那麼多cell在最耗電的clock tree，當然要重跑
04/07 16:48, 6F
推
05/12 12:48, 6年前 , 7F
一樓正解XD
05/12 12:48, 7F
‣ 更多 jokersosmart 的文章
文章代碼(AID): #1SgMdcdu (Electronics)