[問題] 半導體製程 MOSFET元件漏電流
手機PO文，若排版亂掉請見諒！
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各位高手們好~~
最近剛完成MOSFET元件(矽基板)，在進行一般DC量測的Id-Vg曲線時，發現「Ioff很大(uA等級)」，學長們先前的元件則可以到pA等級！
那進行Source/Body或Drain/Body的PN junction量測，看到逆向飽和電流也很大(uA等級，記得矽材料大概是nA等級)，沒有崩潰電流成定值，就只是等級過大。
因為我半物沒有很好QQ所以想請問各位高手：
1. 會造成逆向飽和電流過大的原因大概有哪些？(撇除升溫) 矽基板品質不好？(沒記錯的話我記得我是使用阻值很小很小的 device wafer><)或是有什麼製程步驟可能會造成這狀況？
2. 我的MOSFET的Ioff過大就是因為逆向飽和電流過大造成的嗎？會造成Ioff過大還有別的原因嗎？><
3. 如果我的gate oxide可能有些地方(一點點)不小心吃破接觸到Si sub，形成的gate leakage current也會是Ioff過大的其中一個來源嗎？
4. 有人說我的Ioff過大，有可能是我的Source/Drain/Body 的Al pad金屬電極當初在開contact hole時蝕刻太深了(當初implant的時候有模擬縱向擴散深度大概是138nm[1E18cm-3處])，請問對方的這個理由是什麼呀？是哪種leakage嗎？怎麼會影響Ioff呢？是跟空乏區什麼的有關係嗎？(覺得矽基板很厚，body implant和S/D implant離這麼遠！而且我覺得我contact hole蝕刻矽基板深度最多最多大概也就只有7、80nm吧QQ)
5. 老師說Ioff這麼大，萃取S.S.(subthreshold swing)參數根本沒意義！請問是為什麼？
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請問各位高手可以幫幫忙解惑一下嗎？做出來的元件特性差超難過就算了QQ老師還放生我了，自己拼命找解釋的方式但還是有些不懂，不知道怎麼陳述結果比較恰當！所以拜託大家的幫忙！非常感激QQ
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