[問題] 想請教有關Xilinx sp601 USER_CLOCK 問題消失
不好意思 又上來發問
原本做的I2C Master 已經模擬過了
但燒在SP601的板子上，用Scope觀察發現完全不對，跑出來是ms的等級
有設定 turn-on用的reset 訊號，的確是 Trigger 之後才會有訊號輸出
所以電路應該是有動作的
想知道ucf這樣設定有沒有錯誤，還是其實要用一顆Clock Generator 處理呢?
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CONFIG VCCAUX=3.3;
PIN "CLK_400K/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;
NET "CLK_IN1" LOC = "V10" |IOSTANDARD = LVCMOS33;
NET "CLK_IN1" TNM_NET = CLK_IN1;
TIMESPEC TS_CLK_IN1 = PERIOD CLK_IN1 2.5 ns ;
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## pin placement constraints
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NET "reset" LOC = "P4" |IOSTANDARD = LVTTL ;
NET "SCL" LOC = "N10" |IOSTANDARD = LVTTL ; //J16-1
NET "SDA" LOC = "P11" |IOSTANDARD = LVTTL ; //J16-2
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Update at 09/10
Simulation 目前都過了，但是燒在板子上發現有不會on的狀況
有時候會抓不到訊號，不曉得是不是用了V10的外部CLOCK(27MHZ)
去推PLL的CLK_IN1(default 200MHZ)造成的
但是用預設的System_CLK，Pin K15 或 C10 卻不會動
想請問版上有人用過K15 / C10 這兩個PIN做CLK的嗎
因為之後要燒到PFGA上，不會有外部的OSC可以用了
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 118.166.210.219
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1536225117.A.144.html
推
09/06 23:30, , 1F
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推
09/06 23:35, , 2F
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請問是在Time constraints 裡面設定嗎?
還是ucf可以直接填寫指令呢?
我剛剛有BUFPLL，下在 NET clk_10us後面，但是看起來是非法的
把CLKOUT NET到 clk_10us 也是不行的
※ 編輯: ghost008 (118.166.210.219), 09/07/2018 09:51:52
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歹勢，想問一個問題，我產生一個1in1out的PLL之後，out端接下一級的in端
那in端要怎麼接?
CLK_Generator CG_400K //instance
(
.CLK_IN1(CLK_IN1),
.CLK_OUT1(CLK_OUT1)
);
assign CLK_OUT1 = clk_10us;
一直報Error : Port I of Input buffer CG_400K/clkin1_buf is connected to GND
我有漏掉什麼嗎@@
※ 編輯: ghost008 (118.166.210.219), 09/07/2018 13:40:11
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09/07 17:39, , 6F
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推
09/07 17:41, , 8F
09/07 17:41, 8F
更新一下
conneted to Gnd的警告是拉到頂層時沒有再寫一個input CLK_IN1 拉出去
所以會顯示這個錯誤，再加一個pin就可以了
不過因為沒板子可以燒，要之後才能看waveform
看RTL Schematic 都接到該接的位置了
SP601要透過ODDR2去產生CLOCK，不然會有ERROR出來，算是老BUG了
網路上找的到ERROR CODE的解法
結果更新在上面
※ 編輯: ghost008 (114.37.164.83), 09/10/2018 14:11:39