[請益] vivado Verilog primitive的問題

看板Electronics作者 (Demon御玄)時間7年前 (2018/07/05 20:11), 編輯推噓1(1推 0噓 4→)
留言5則, 2人參與, 7年前最新討論串1/1
http://i.imgur.com/UbwH18Y.jpg
大家好 最近在自學Verilog 目前遇到一個問題就是在編譯的時候一直會出現 primitive not supported 不知是我哪裡打錯了 可是上網複製其他程式碼還是不行編譯 請問各位高手的意見 另外圖拍得不好不好意思 ----- Sent from JPTT on my Xiaomi Redmi 5. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 49.158.185.68 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1530792667.A.D45.html
推
07/05 21:10, 7年前 , 1F
這coding style很酷
07/05 21:10, 1F
→
07/05 21:18, 7年前 , 2F
另外 primitive是不能合成的
07/05 21:18, 2F
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07/05 21:19, 7年前 , 3F
h大知道是什麼問題嗎？ coding到時候我在參考大家怎麼
07/05 21:19, 3F
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07/05 21:19, 7年前 , 4F
排版的
07/05 21:19, 4F
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07/05 23:08, 7年前 , 5F
我了解意思了感謝
07/05 23:08, 5F
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