[問題] SR latch

看板Electronics作者時間7年前 (2018/06/21 22:01), 7年前編輯推噓2(2推 0噓 11→)
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板上的大大可以解釋一下這個考題的意思嗎？ a SR latch implemented with 2 Nand gates (1)changes in 2 outputs always take place with time difference of a gate delay ? (True or False) (2)It takes shorter time to set Q to 1 than reset Q to 0 (True or False) -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.44.79.103 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1529589715.A.71C.html ※ suspect1:轉錄至看板 Grad-ProbAsk 06/21 22:02 ※ 編輯: suspect1 (114.44.79.103), 06/21/2018 22:06:04 ※ suspect1:轉錄至看板 Grad-ProbAsk 06/21 22:06
推
06/21 22:49, 7年前 , 1F
1 true 2 false
06/21 22:49, 1F
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06/21 23:39, 7年前 , 2F
可以講解一下嗎？
06/21 23:39, 2F
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06/22 01:06, 7年前 , 3F
首先SR-latch只會有一個output為1，或是都為0
06/22 01:06, 3F
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06/22 01:08, 7年前 , 4F
所以(1)兩個output同時改變只有(1,0)<->(0,1)的可能
06/22 01:08, 4F
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06/22 01:10, 7年前 , 5F
想想看output這樣改變時，是否每一種可能都會造成
06/22 01:10, 5F
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06/22 01:10, 7年前 , 6F
其中一個gate先改變，接著才讓另一個gate改變
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06/22 01:11, 7年前 , 7F
(time difference)
06/22 01:11, 7F
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06/22 01:12, 7年前 , 8F
(2)也是一樣的意思，想想看set和reset時，哪個gate
06/22 01:12, 8F
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06/22 01:13, 7年前 , 9F
先改變，它的output就會比較快出來
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06/22 09:02, 7年前 , 10F
SR LARCH有兩種架構，真值表不太一樣
06/22 09:02, 10F
※ 編輯: suspect1 (42.72.109.177), 06/22/2018 13:58:57
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06/22 13:59, 7年前 , 11F
題目有說是用Nand Gate
06/22 13:59, 11F
推
06/22 20:00, 7年前 , 12F
在考propagation delay吧 我看是true true
06/22 20:00, 12F
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06/23 20:58, 7年前 , 13F
樓上是對的
06/23 20:58, 13F
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文章代碼(AID): #1RAw_JSS (Electronics)