[問題] verilog tb

看板Electronics作者 (草爺)時間7年前 (2018/06/21 17:24), 7年前編輯推噓2(2推 0噓 18→)
留言20則, 3人參與, 7年前最新討論串1/1
想問個問題 一般我們tb 是在寫的時候 是正緣給值還是負緣給值 不知道哪個才正確（假設我的電路正緣動作） -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.9.224.175 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1529573087.A.363.html
推
06/21 18:25, 7年前 , 1F
我會提早正緣一點給值，不過如果是rtl simulation的話
06/21 18:25, 1F
→
06/21 18:26, 7年前 , 2F
沒差，反正就算剛好在正緣那刻給值也會讀進去
06/21 18:26, 2F
→
06/21 18:49, 7年前 , 3F
如果有含delay呢？
06/21 18:49, 3F
→
06/21 18:51, 7年前 , 4F
rtl如果剛好正緣給值 第一級的ff會在下次正緣才是你
06/21 18:51, 4F
→
06/21 18:51, 7年前 , 5F
前一次的值哦
06/21 18:51, 5F
→
06/21 18:54, 7年前 , 6F
所以他不會直接正緣讀進去哦 在rtl情況下
06/21 18:54, 6F
→
06/21 18:55, 7年前 , 7F
但是在place & route的時候會直接讀進去
06/21 18:55, 7F
→
06/21 18:55, 7年前 , 8F
所以我現在就卡在 到底我要正緣給值還負緣給值
06/21 18:55, 8F
→
06/21 20:30, 7年前 , 9F
負緣給值最快
06/21 20:30, 9F
→
06/21 20:30, 7年前 , 10F
不過要注意sdc的input delay設定
06/21 20:30, 10F
→
06/21 20:39, 7年前 , 11F
所以都是負緣給值 我這樣說對嗎？
06/21 20:39, 11F
→
06/21 20:48, 7年前 , 12F
正常電路 正緣給值 負緣給值 都會對嗎？
06/21 20:48, 12F
推
06/21 22:17, 7年前 , 13F
應該這樣說，在testbench給值用<=比較不會出錯，尤其
06/21 22:17, 13F
→
06/21 22:17, 7年前 , 14F
06/21 22:17, 14F
→
06/21 22:17, 7年前 , 15F
是input要直接丟進去block給FF存起來時，你會發現FF
06/21 22:17, 15F
→
06/21 22:17, 7年前 , 16F
06/21 22:17, 16F
→
06/21 22:17, 7年前 , 17F
長得跟組合電路一樣，以上講的是正緣的時候
06/21 22:17, 17F
→
06/21 23:21, 7年前 , 18F
自從用了負緣給值我就很少用#了
06/21 23:21, 18F
→
06/21 23:21, 7年前 , 19F
怎樣才算是好的tb呀...
06/21 23:21, 19F
提供意見即可 感謝 非相關回答私密就好 ※ 編輯: eamansf96xs (101.9.224.175), 06/22/2018 08:41:21 ※ 編輯: eamansf96xs (101.9.224.175), 06/22/2018 11:47:18
→
06/22 11:49, 7年前 , 20F
感謝m大意見
06/22 11:49, 20F
‣ 更多 eamansf96xs 的文章
文章代碼(AID): #1RAsxVDZ (Electronics)