[請益] Capacitorless LDO

看板Electronics作者 (牛肉堡套餐)時間7年前 (2018/04/17 09:05), 編輯推噓6(6推 0噓 12→)
留言18則, 4人參與, 7年前最新討論串1/1
各位前輩大神們好 小弟參照了一篇FVF LDO做練習，下圖為架構圖 標記點為打斷迴路的位置 https://imgur.com/EI2tID2
在確認所有電晶體都操作在saturation region下 發現bode plot如下圖 https://imgur.com/ucmzSp0
DC Gain非常的小且相位圖不太正常 請問大大們這可能是什麼原因造成的 謝謝!!! -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.113.28.209 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1523927143.A.211.html
推
04/17 13:38, 7年前 , 1F
想請問一下 你要看那個loop為什麼不是斷在high impedance
04/17 13:38, 1F
→
04/17 13:38, 7年前 , 2F
VEA那點呢?
04/17 13:38, 2F
推
04/17 13:43, 7年前 , 3F
斷 M3 的 gate
04/17 13:43, 3F
→
04/17 13:45, 7年前 , 4F
這只有固定一種Vout 啊…真是有趣
04/17 13:45, 4F
→
04/17 14:40, 7年前 , 5F
我是想說VMIR與VOUT是由M7、M8 buffer bridge接起
04/17 14:40, 5F
→
04/17 14:41, 7年前 , 6F
所以斷在VMIR可以類似VOUT回到VOUT的LOOP GAIN
04/17 14:41, 6F
→
04/17 14:46, 7年前 , 7F
回k大，這電路設計時有三個LOOP，M2 M3各一個
04/17 14:46, 7F
→
04/17 14:47, 7年前 , 8F
FVF Stage那邊自己有一個，可是我EA這邊就搞不定QQ
04/17 14:47, 8F
推
04/18 11:30, 7年前 , 9F
三個Loop中EA鎖Vref那點 你要斷在VEA那邊吧
04/18 11:30, 9F
推
04/18 11:33, 7年前 , 10F
這樣你才能夠同時看到DDA Vref,vout那兩個Loop 從EA 去
04/18 11:33, 10F
→
04/18 11:33, 7年前 , 11F
控制FVF source端以及到Vout端
04/18 11:33, 11F
→
04/18 11:34, 7年前 , 12F
不然你等於是斷在一個low impedance node
04/18 11:34, 12F
→
04/18 11:35, 7年前 , 13F
這架構好神奇 是IPEL做的嗎？ 香港科大他們？
04/18 11:35, 13F
推
04/18 23:40, 7年前 , 14F
有原文嗎?
04/18 23:40, 14F
→
04/18 23:41, 7年前 , 15F
跑模擬也不能直接打斷吧 hspice有lstb的指令可以用呀
04/18 23:41, 15F
推
04/18 23:47, 7年前 , 16F
舊一點的斷法也是加電感電容吧...
04/18 23:47, 16F
→
04/19 01:01, 7年前 , 17F
我是加入大電感跟大電容斷的沒錯
04/19 01:01, 17F
→
04/19 12:00, 7年前 , 18F
感謝大大們回應，做出來了
04/19 12:00, 18F
‣ 更多 rockboy0831x 的文章
文章代碼(AID): #1QrKXd8H (Electronics)