[請益] 邏輯設計真值表

看板Electronics作者 (R先生)時間8年前 (2018/01/18 18:33), 編輯推噓4(4推 0噓 16→)
留言20則, 6人參與, 8年前最新討論串1/1
大家好，小弟最近在複習邏輯設計， 再看正反器這邊時，增值表中有 現在狀態Qn 和下一個狀態Qn+1， 想請問真值表中的Qn+1是怎麼來的？ 有點忘記了，麻煩各位大大解答 感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.136.253.152 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1516271636.A.535.html
推
01/18 20:22, 8年前 , 1F
根據正反器輸入訊號決定
01/18 20:22, 1F
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01/18 20:32, 8年前 , 2F
可是正反器的輸入訊號相同為什麼下個狀態會有兩種情況？
01/18 20:32, 2F
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01/18 20:56, 8年前 , 3F
時脈啊
01/18 20:56, 3F
推
01/18 20:57, 8年前 , 4F
看CLK是負緣或正緣觸發決定
01/18 20:57, 4F
推
01/18 21:39, 8年前 , 5F
我猜你看到的是T型正反器，他的行為就是T為1時qn+1=~qn。
01/18 21:39, 5F
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01/18 21:39, 8年前 , 6F
為什麼去google一下它的結構推一下就知道了。
01/18 21:39, 6F
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01/18 22:20, 8年前 , 7F
像是這張表的最右邊，該如何得知？謝謝
01/18 22:20, 7F
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01/18 22:21, 8年前 , 8F
01/18 22:21, 8F
推
01/18 22:31, 8年前 , 9F
簡單講，set為0，reset為1時不管當t輸出為何，下一t輸出
01/18 22:31, 9F
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01/18 22:31, 8年前 , 10F
均為0，set為1，reset為0時下一t輸出均為1 ，輸入均為1時
01/18 22:31, 10F
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01/18 22:31, 8年前 , 11F
下一t輸出不變，輸入均為0為不合法的輸入。
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01/18 22:38, 8年前 , 12F
這個真值表在告訴你這電路的行為，不是讓你來推qn+1是什
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01/18 22:38, 8年前 , 13F
麼，要推qn+1是要拿電路來分析，當你把電路分析完你就會
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01/18 22:38, 8年前 , 14F
寫出這張真值表，你方向弄反了。
01/18 22:38, 14F
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01/18 22:48, 8年前 , 15F
還有，你這張真值表怪怪的，not allow和hold和一般常見的
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01/18 22:48, 8年前 , 16F
是反的。
01/18 22:48, 16F
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01/18 23:40, 8年前 , 17F
謝謝樓上的大大
01/18 23:40, 17F
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01/20 15:27, 8年前 , 18F
nand SR latch的輸入是active low所以SR=00跟11的部分
01/20 15:27, 18F
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01/20 15:27, 8年前 , 19F
沒錯，有錯的是01的下個狀態是1(set),10的下個狀態是0(
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01/20 15:27, 8年前 , 20F
reset)
01/20 15:27, 20F
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