[問題] Mixed Signal EDA cloud LVS

看板Electronics作者 (維)時間8年前 (2017/11/08 23:03), 編輯推噓2(2推 0噓 6→)
留言8則, 2人參與, 8年前最新討論串1/1
各位前輩 小弟在近期跑混訊Design flow遇到有點障礙 在使用SOCE呼叫Hard macro lef後 同時也執行數位擺放繞線 驗證後也沒有問題才轉出gds 而在LVS時我這個apr完的gds應該要跟哪個netlist做compare 之前一直用RTL合出來的GateLevel做compare 但才想到apr有做optimize 跟 CTS 想請問各路前輩我應該拿哪一個netlist做LVS -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.136.244.239 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1510153422.A.3B4.html
推
11/09 07:27, 8年前 , 1F
先跑formal check,確定post apr 沒改到你的功能
11/09 07:27, 1F
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11/09 07:28, 8年前 , 2F
然後拿post Apr(soce)產生的layout , netlist做LVS
11/09 07:28, 2F
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11/09 08:51, 8年前 , 3F
謝謝p大回覆 所以是說soce後產生的gds會跟也是soce
11/09 08:51, 3F
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11/09 08:51, 8年前 , 4F
產生的netlist做比較嗎
11/09 08:51, 4F
推
11/09 13:17, 8年前 , 5F
4的。不然塞了一堆clk buffer，跟原來netlist比，一定過不了
11/09 13:17, 5F
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11/09 13:25, 8年前 , 6F
謝謝p大 最後再問一下 netlist是直接從SOCE 裡面tool
11/09 13:25, 6F
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11/09 13:25, 8年前 , 7F
可以轉出netlist嗎？前面p大提到的 formal check也是
11/09 13:25, 7F
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11/09 13:25, 8年前 , 8F
在SOCE裡面可以做到嗎？
11/09 13:25, 8F
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