[問題] HSPICE模擬CLK jitter

看板Electronics作者lin089170 (無奈)時間8年前 (2017/06/23 00:09)推噓3(3推 0噓 5→)

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各位大大晚安小弟今天在模擬一個 clock buffer的jitter 方法是用長時間的transient noise，最後用Waveview的eye diagram疊起來但是我突然發現我打的sinusoidal ideal voltage source本身就有jitter了各位大大晚安小弟今天在模擬一個clock buffer的jitter 方法是用長時間的transient noise，最後用Waveview的eye diagram疊起來因為考慮到低頻的noise所以才要跑很長。但是突然發現我打的sinusoidal ideal voltage source本身就有jitter 試過把全部電路都拿掉，關掉trannoise，只測voltage source那行code，在Waveview還是有jitter存在 spice code如下：「 .option post accurate=1 runlvl=6 VDD VDD VSS 1.2 VSS VSS gnd 0 Vip Vip VSS SIN 0.6 0.125 400e6 0 0 0 Vin Vin VSS SIN 0.6 0.125 400e6 0 0 180 .tran 10f '10u' 」這是我做出來的eye diagram跟histogram http://imgur.com/VMbctbA