[問題] T18的DRC假錯問題

看板Electronics作者 (口口口tall)時間8年前 (2017/04/15 15:05), 編輯推噓1(104)
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各位好 我是T18教育性晶片梯次的下線菸酒生 因為是第一次下線 所以有些DRC的問題不知道該怎麼辦 跑完DRC之後 把錯誤都解掉只剩下DRC的假錯 學長說像是VIA*.S.*_Array的假錯即使假錯表上有說可以忽略 之前經驗工程師還是要求不得有這個錯誤 這是我解完之後剩下的錯誤 http://imgur.com/v7Cjalg.jpg
雖然都是能在DRC假錯表上找到可以忽略的 但擔心會有之前學長的問題 想請問大家有哪些是即使假錯表上有的 但還是建議解掉比較好的錯誤嗎? -- ︵_︵    ︵ノ し︵    ( ・ ・  ) 百變怪 !    ) ╰—╯ ("     (      )    `-ㄧ一一︶′ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.120.108.77 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1492239927.A.A19.html

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通常假錯表有寫就沒事 除非你看錯適用條件
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這錯誤是在哪一個部分呢?
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如果是在大片金屬上 就把via相隔的間距拉開一些
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如果是小片金屬 建議自己用相對應的金屬層 在包一次
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沒有看到點開的說明 只能隔空抓藥
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