[問題] 遲滯比較器的驗證

看板Electronics作者 (一劍籙魂)時間9年前 (2017/01/22 21:40), 9年前編輯推噓6(6推 0噓 12→)
留言18則, 4人參與, 最新討論串1/1
老師要我們做震盪器 其中遲滯比較器的電路如下 http://imgur.com/a/FYcM9 並，手算結果vh、vl為+-0.126 我該如何驗證他是否正常呢? 我原本是給 vi2=0.12或-0.12 vdd gnd 1.8~0 vin vi1 gnd sin(0 1 1meg) 結果幾乎全部電晶體都是cutoff 軟體是hspice .subckt cmp vi1 vi2 vo x12 m1 o1 vi1 x5 0 n_18 w=2u l=0.4u m2 o2 vi2 x5 0 n_18 w=2u l=0.4u m3 o1 o1 vdd vdd p_18 w=8u l=0.4u m4 o2 o2 vdd vdd p_18 w=8u l=0.4u m5 x5 x12 0 0 n_18 w=4u l=0.4u m6 o2 o1 vdd vdd p_18 w=8u l=0.4u m=4 m7 o1 o2 vdd vdd p_18 w=8u l=0.4u m=4 m8 vo o2 vdd vdd p_18 w=4u l=0.4u m9 x10 o1 vdd vdd p_18 w=4u l=0.4u m10 x10 x10 0 0 n_18 w=2u l=0.4u m11 vo x10 0 0 n_18 w=2u l=0.4u m12 x12 x12 0 0 n_18 w=2u l=0.4u .ends *===================================== testcmp .prot .lib 'cic018.l'TT .unprot .option post=2 *.global vdd vss .include 'SUB_CMP.SP' vdd vdd 0 dc 1.8 ib vdd ib 32u vi2 vl 0 DC 0.126 xcmp vi vl vo ib cmp vi vi 0 SIN (0 1 1MEG) *.op .tran 10n 300n .end -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.129.50.180 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1485092431.A.7EC.html ※ 編輯: corydoras09 (140.129.50.180), 01/22/2017 21:41:30 ※ 編輯: corydoras09 (140.129.50.180), 01/22/2017 21:46:00 ※ 編輯: corydoras09 (140.129.50.180), 01/22/2017 21:47:38
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你的input range根本不會到.126吧
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手算公式是這樣 我不清楚到底VI1、VI2要怎麼給@@ 如果VI1是SIN波不行嗎? http://imgur.com/a/Kiv2k ※ 編輯: corydoras09 (140.129.50.180), 01/22/2017 22:00:57 感謝您一語點醒夢中人 看來應該是在0.9上下0.126或是ICMR以上才是 ※ 編輯: corydoras09 (140.129.50.180), 01/22/2017 22:11:22 請問我該如何解讀、找出VL、VH? 我先設比較電壓為0.5 SIN +-1.8 他的轉折點在0.76和-0.92 http://imgur.com/a/13uu0 ※ 編輯: corydoras09 (140.129.50.180), 01/22/2017 22:26:31
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1.這個架構應該沒有遲滯 2.比較器速度真的夠？
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推
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樓上 有喔 這個架構有個正回授鍊
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那個latch嗎？
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改天研究看看qq
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推
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依照你的架構Vi1,2 都給定1v 然後用.dc指令掃輸入一端變化
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來回掃2次 分別為高到低 和低到高 就會probe 2張波形輸出
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就有遲滯曲線了
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好，我等下試試看 ※ 編輯: corydoras09 (140.129.50.180), 01/22/2017 23:39:38 有了，不過我的震盪器電路不知道能不能提供0.8以上、1.2以下的電壓 量測完再來考慮VH VL要是多少，現在確定0.5V以上比較器都能正常運作就是了 http://imgur.com/a/SchZu 震盪電路如下 http://imgur.com/a/qhof2 ※ 編輯: corydoras09 (140.129.50.180), 01/23/2017 00:15:32
推
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你設計Buck 要先設計Power Stage, Error Amp跟Ramp
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這樣反過來設計不對
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那邊VH VL的Comparator 你可以一顆用N type一顆P type
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然後這個Ramp Gen不好 Ramp的VL很難鎖準
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他後來有發一篇改良版 可以去找找
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明天就是dead line了，做完放寒假XD 老師出的作業有要我們先設計一個OP(已完成量測) 感謝您的指點，這題好多人放棄，但是我分數不構一定要做QQ ※ 編輯: corydoras09 (140.129.50.180), 01/23/2017 01:26:25
推
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想知道改良版的電路 跪求
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+1 剛剛去找卻不知從何找起QQ ※ 編輯: corydoras09 (140.129.50.180), 01/23/2017 02:00:44 我這篇標題叫做A Monolithic Current-Mode CMOS DC–DC Converter With On-Chip Current-Sensing Technique 第七頁有OSC，不知道M1~M4怎麼決定QQ ※ 編輯: corydoras09 (140.129.50.180), 01/23/2017 02:11:14
推
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A 10/30 MHz Fast Reference-Tracking Buck Converter Wi
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th DDA-Based Type-III Compensator
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推
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這篇 概念很簡單 就是用feedback loop去動態調整VH VL
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感謝 c大
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