[問題]verilog 語法問題 +:的意思?

看板Electronics作者 (孤梟雲軒)時間7年前 (2016/12/24 15:23), 7年前編輯推噓0(0推 0噓 4→)
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如題 目前在使用Xilinx FPGA做研究 在Vivado的IP Block Design中,我使用AXI-Lite 在他的code裡面,出現 slv_reg1[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8]; 想問一下+:是什麼意思? [(byte_index*8) +: 8]這段的意思是?? 感謝各位幫忙 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.115.73.194 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1482564181.A.4A9.html
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12/24 15:47, , 1F
[0+:8] 等效 [0:7] 或是 [7:0] 看原先那個variable是如何
12/24 15:47, 1F
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12/24 15:47, , 2F
定義的
12/24 15:47, 2F
所以+:是減1的意思? 像是[7+:2]就是[7:1] ?? ※ 編輯: the00772000 (140.115.73.194), 12/25/2016 00:36:59
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12/25 01:31, , 3F
[7+:2] 是 [7:8] 或 [8:7]
12/25 01:31, 3F
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12/25 01:36, , 4F
[a+:b] 等效 [a:a+b-1] 或 反過來
12/25 01:36, 4F
哦哦,這樣寫我就懂了 十分感謝您:) ※ 編輯: the00772000 (140.115.73.194), 12/25/2016 03:41:23
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