[問題] 關於verilog 波形異常問題

看板Electronics作者 (qq)時間7年前 (2016/11/20 13:27), 編輯推噓0(0推 0噓 3→)
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各位前輩們，您好： 最近小弟最近剛學習verilog 寫了一個single cycle machine 但是從第二個clock cycle開始 Registers.RSdata_o 之波形變發生異常 若是各位前輩們有空有閒的話，方便指出小弟的錯誤嗎？ 感謝各位 波形圖： http://i.imgur.com/RMEeK9c.jpg
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11/20 15:47, , 1F
一開始練習的話建議先對每個component寫一個TB來確定
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11/20 15:47, , 2F
運作是否正常，Regfile除了沒有reset其他沒什麼問題
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11/21 12:43, , 3F
感謝前輩的回答，問題已經解決了
11/21 12:43, 3F
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