[問題] virtuoso import verilog 問題
大家好,目前在import verilog進virtuoso遇到問題,
就是我的verlog top的名字是"tx_top",裡面有一些submodule,
http://imgur.com/WBPcusm
但我import進去的時候,永遠只有fuctional跟symbol,
無法看到裡面的hierarchy,import的方式我分開與寫成一個.v檔都試過,
都無法看到子module,
http://imgur.com/MKEZoTf
由於還要跟做數位的討論,不知道是本身import的方法有問題,
還是code的寫法問題,想請教版友們,謝謝!!!
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