Re: [問題] Calibre LVS 混訊電路(5/3新增)
各位板友好
小弟上個星期有詢問過Calibre LVS在混訊的電路時有哪些步驟需要注意
上一篇中有三位板友提出了一些可能的問題，但是似乎都不是我遇到的情形
這一個星期以來我去trace上一篇提到的 D rnpolywo rppolywo這三種元件
發現這些似乎都是出現在PAD的ESD電路裡
在我的認知內:如果在calbre lvs的rule檔中，沒有將某些電路(某個cell-based gate或
SUBCKT)宣告成black box則不會去比較這些電路，會直接跳過這些部分不去比較?還是會拆
解成許多的元件(像上面所提到的D rnpolywo rppolywo這樣)去比較個數?
目前猜測可能我原本的認知是錯誤的，即使沒有宣告成black box也會拆解成最小的元件
去比對，所以LVS做完之後才會多出許多MOS D等元件
而這些元件目前觀察看來都是在Power相關的PAD內出現，是否有辦法讓LVS跳過Power PAD
不去進行比對呢?
P.S.之前上過CIC關於SOCE的課程，裡面在做Calibre的說明只有將LVS BOX的宣告拿掉就
可以不進行比對，所以我才會有上述的認知
P.S.2 LVS的report中還有出現像是 _invb _invv _invx2v等等看起來比較奇怪的元件，
這些可以確定沒有出現在layout抽出來的sp，也沒有在source的sp出現過，想詢問有沒有
板友遇過類似的情形的?
先謝謝各位回覆的板友，您的建議都有可能是我沒有思考到的盲點。
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.134.38.56
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我在學校系上工作站跑Calibre LVS
使用calibre -lvs -spice layout.spi -hier -auto calibre.lvs這條紙令去跑
結果在terminal上最後會出現下面幾行訊息
LVS completed. NOT COMPARED. See report file: lvs.rep
LVS completed. CPU TIME = 0 REAL TIME = 0
ERROR: Source could not be read.
主要想請問NOT COMPARED的原因，還有那個ERROR訊息的可能原因
我確定過在rule檔裡面的路徑和Top cell name都沒有錯誤
而source.spi是按照CIC講義裡使用v2lvs轉出來的netlist
※ 編輯: hkrist (220.134.38.56), 05/03/2016 21:13:41
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