[問題] Calibre LVS 混訊電路
小弟之前曾做過純數位和純類比的流程，都還清楚DRC和LVS怎麼去跑
但是目前做的是混訊電路就有些錯誤發生也不知道該如何解決
因為在網路上搜尋了一些資料還是不能解決我的問題
所以上來版上發問，請知道的版友協助(裡面有加入一些我的看法，如有錯誤敬請告知)
以下為了清楚說明情形，文章有點長還請耐心看到最後，謝謝!
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首先說明一下我的電路中分為數位(cell-based)、類比和SRAM(compiler)
數位接SRAM的部分還好設定，類比部分我是將原本在laker中畫好的layout做成LEF
然後再用SOCE將數位、類比、SRAM整合在一起
按我看到的流程一樣是在SOCE後將GDS做stream out
再使用laker去stream in跑DRC和LVS
DRC只需要使用到GDS的layout都可以順利執行
LVS則採用類似數位的流程，將SOCE寫出來的verilog netlist用v2lvs轉成spi
其中我想在LVS將每個cell-based的元件視為black box，並且把類比電路和SRAM也分別都
視為一個box不去比較內部的細節(這部分也都在rule檔內有宣告成LVS BOX)
到這邊為止我想應該流程上沒有錯誤的步驟
接下來就是跑完LVS後會出現ERROR(X旁還有顯示NOT COMPARED)，主要看到的是以下兩個
1.Different numbers of ports
2.Power or ground net missing
關於第1點我看Layout找到的個數為8(剛好是數位部分的I/O數)，而Spice部分卻找到18個
我在Spice看到的頂多也只有11個port，這部分不知道為什麼會有這樣的差異
第2點則是我上網查了一些資料，說可能是Layout中沒有打VDD或GND的Pin，但是在數位
流程中，不知道這個是哪一步漏掉了嗎?(因為我的Power domain劃分比較複雜，如果可以
的話，不知道可不可以設定成不檢查power呢?)
除了上面兩點想詢問原因，另外還有一個想請教的問題
如上面所說我的電路分為數位、類比和SRAM，並且LVS比對時已經將數位的各個cell、類比
電路和SRAM都宣告成BOX，從這個角度來看Layout應該只有一堆的BOX和net
在LVS的report中，顯示我的instances數目不同，上面說到的BOX數目都相同
然而不知道為什麼在Layout中會找到MN MP D rnpolywo rppolywo這五個instances，
Spice內則是完全沒有這些東西(D rnpolywo rppolywo這三項不知道是什麼元件)
如果還有不足的資訊還請告訴我，謝謝!
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推
04/22 12:15, , 1F
04/22 12:15, 1F
w大你好,我是在netlist裡面去比較最上層circuit的I/O後,發現也只有多3個port
並不像LVS找出來的多了10個port,不知道LVS有沒有哪邊顯示多的port是哪些呢?
P.S.我是使用command line去下LVS的指令
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04/23 02:51, , 2F
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04/23 02:51, , 3F
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04/23 02:51, , 4F
04/23 02:51, 4F
LVS跑完產生的sp我想應該是指layout.spi這個檔,另外你說layout有少接,這部分我是都
在SOCE內去執行整個APR流程,所以應該是照著合成後的verilog netlist去接才對
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04/23 12:34, , 5F
04/23 12:34, 5F
看起來應該不是body的部分,我在最上層的SUBCKT後面也只有11個port,怎麼看都沒有多其
他的才對
source spice的部分是沒有找到數位、類比、SRAM這些BOX之外的元件(符合我的設定)
反而是layout有找到其他的元件,這點也讓我很困惑
※ 編輯: hkrist (220.134.38.56), 04/23/2016 20:45:02