[問題] verilog 產生三角波

看板Electronics作者 (kaikai)時間8年前 (2016/04/12 01:50), 編輯推噓4(4推 0噓 6→)
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各位版上高手大大好 小弟目前正在自學verilog 目前想要產生一個正常的三角波 網路上找到很多資料顯示 觀念是很簡單的遞增遞減 但我還是不懂當數到頂點要開始遞減時 這部分程式該怎麼弄 另外如果被規定自己輸出的三角波頻率為1Mhz 這樣又要如何下手 不好意思新手請多指教 謝謝大家 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.136.156.34 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1460397009.A.059.html
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counter + 查表
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樓上讓我想起以前人家搞SSC 的方法QQ
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推
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一般counter是每次+1,遞減就每次-1, 也就是可以往上也可以
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往下數的counter. 或者再延伸為每次可以+X或-X
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然後你需要一個反轉的邏輯,如果原方向的結果會overflow,
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就取反向的結果
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舉例3bit, 0~7, 7+1=8為overflow, 那就要取7-1=6
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推
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所以你需要記住目前的值跟目前的方向
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keyword: DDS ,業界作訊號源的方法
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Direct Digital Synthesis
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