[請益] 請問全華黃英叡老師翻譯 verilog

看板Electronics作者 (不想抬頭看星星)時間9年前 (2016/04/03 12:21), 編輯推噓0(006)
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各位大大好: 小弟在念黃老師這本翻譯書時, 再念到chap 4,input不可以為reg, 但在p4-9頁,input卻又可以為 reg? p4-10、p4-11,input都可以為 reg ? 我在這邊就被搞迷糊了,請問各位大大,是不是我誤解了什麼? 感謝各位大大 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 218.187.132.92 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1459657315.A.13B.html

04/03 16:56, , 1F

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module_out的output是接到module_in的input
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對module_out而言 output可以是wire/reg
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但是對module_in而言 input只能是wire
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這邊的wire/reg是針對自己所屬的module來看的
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感謝Z大,好像有那麼一點了解~
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