[問題] Verilog實作MIPS RISC CPU問題
代PO
-----
各位前輩好，
小弟於課程需要實作增加MIPS RISC CPU指令 JAL,JR上 5-Stage CPU,
(原本課程CPU指令集已有: ADD、SUB、AND、OR、SLT、LW、SW、BEQ、J)
然後再用相關指令載入CPU後跑出2個數的GCD，
但實做後有時候發生BEQ跳到不對的地方，
想請問發生了甚麼問題??
以下是相關的檔案
https://gist.github.com/anonymous/29c08455ed61c938a56a
GCD MIPS code是組語以及換成2進位的指令碼
testbench, CPU, INSTRUCTION_FETCH, INSTRUCTION_DECODE,
EXECUTION, MEMORY 是實作的檔案
以上感謝各位前輩
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.123.116.97
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1445945853.A.6E5.html
→
10/27 21:29, , 1F
10/27 21:29, 1F
推
10/27 23:48, , 2F
10/27 23:48, 2F