[問題] Frac-N PLL jitter 問題

看板Electronics作者 (gg)時間10年前 (2015/06/23 21:30), 編輯推噓10(10推 0噓 30→)
留言40則, 6人參與, 最新討論串1/1
大家好,模擬分數PLL有個問題一直不懂, 下圖是模擬暫態分數PLL的結果(轉為頻率), http://imgur.com/zNt4V6K
Power為理想的,一些電路的dj都很小,應該可以忽略不記, 看起來是DSM的quantization error在dominate, 於是我疊eye圖,下面是結果,(區間為4u~11.4u,頻率設定為我預設分數的頻率) http://imgur.com/o7H2oLE
jitter為72p左右, 但是我使用phase noise積分的結果,卻是12p左右, http://imgur.com/cmRAcel
我的理解是phase noise積分感覺是一段long term的phase error加起來, 應該會跟疊 eye diagram 的結果差不多?但是實際上模擬卻差很多, 不知道中間搞錯了什麼,希望各位高手能幫忙解惑,謝謝! -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.37.183.83 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1435066220.A.D64.html
推
06/24 00:19, , 1F
phase noise是VCO? 其他block也有noise吧
06/24 00:19, 1F
推
06/24 00:40, , 2F
請問第三張圖怎麼模擬?
06/24 00:40, 2F
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06/24 01:19, , 3F
DSM是自己寫三階matlab轉FFT
06/24 01:19, 3F
推
06/24 04:32, , 4F
jitter要看RMS吧
06/24 04:32, 4F
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06/24 04:33, , 5F
我不是做PLL，但是peak-to-peak跟RMS差很多
06/24 04:33, 5F
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06/24 04:34, , 6F
你去釐清一下這觀念　就能解釋這6倍差異了
06/24 04:34, 6F
推
06/24 10:45, , 7F
好奇第三張圖怎麼模擬+1
06/24 10:45, 7F
推
06/24 12:38, , 8F
假設疊eye的jitter是正確的話,phase noise積分rms是12p也太
06/24 12:38, 8F
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06/24 12:40, , 9F
大了. 若不是積分上下限或是積分單位弄錯,就是phase noise
06/24 12:40, 9F
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06/24 12:40, , 10F
模擬有問題.
06/24 12:40, 10F
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06/24 17:29, , 11F
謝謝各位高手回答，請問一下，我覺得dsm的noise應該是dj,
06/24 17:29, 11F
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06/24 17:30, , 12F
眼圖的p2p jitter如何換算成phase noise積分的rms jitter,
06/24 17:30, 12F
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06/24 17:30, , 13F
好像rj可以看幾個BER,但dj我不太清楚如何換算，謝謝
06/24 17:30, 13F
推
06/25 13:48, , 14F
phase noise是rj dsm是dj
06/25 13:48, 14F
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06/25 13:49, , 15F
你的transient sim沒開noise的話看到的通通是dj
06/25 13:49, 15F
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06/25 13:49, , 16F
看phase noise看不到dj
06/25 13:49, 16F
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06/25 13:51, , 17F
還有你要注意一下頻率到底對不對 有可能剛好差一點點
06/25 13:51, 17F
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06/25 13:51, , 18F
如果你有一些甚麼lsb dithering之類的東西 頻率會跑掉一點
06/25 13:51, 18F
推
06/25 14:11, , 19F
是說你說其他東西dj很小 除非你是用ideal component
06/25 14:11, 19F
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06/25 14:11, , 20F
不然你的cp+lpf->vco_vctrl這個dj絕對不可能很小
06/25 14:11, 20F
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06/25 14:12, , 21F
把dsm拿掉當integer-N下去run看差多少
06/25 14:12, 21F
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06/25 14:13, , 22F
是說4u開始的眼圖 搞不好根本就還沒lock
06/25 14:13, 22F
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06/25 14:14, , 23F
4u之內要lock除非你一開始vco有calibration
06/25 14:14, 23F
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06/25 14:15, , 24F
不然你BW肯定是Mhz以上
06/25 14:15, 24F
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06/25 14:17, , 25F
以你的freq fnPLL要作到數Mhz bw 那肯定是資深pll專家惹
06/25 14:17, 25F
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06/25 14:18, , 26F
是說現在學校老師有沒有跟學生講dsm-fnPLL的應用跟原因
06/25 14:18, 26F
推
06/25 14:20, , 27F
不然的話這東西本身根本事累贅
06/25 14:20, 27F
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06/25 22:21, , 28F
感謝o大解惑，請問一下所以dsm的noise shaping放在其他bloc
06/25 22:21, 28F
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06/25 22:21, , 29F
k(ex.vco cp...)一起的phase noise圖是不是就很奇怪，因為d
06/25 22:21, 29F
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06/25 22:21, , 30F
sm是dj，但卻跟其他rj的phase noise一起看，不知是否我有搞
06/25 22:21, 30F
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06/25 22:21, , 31F
錯，謝謝
06/25 22:21, 31F
推
06/25 23:48, , 32F
如果你有LSB dithering這類randomize的東西 放在一起看就
06/25 23:48, 32F
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06/25 23:48, , 33F
就有意義
06/25 23:48, 33F
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06/25 23:49, , 34F
如果只是單純的dsm output 那他就只是個periodic signal
06/25 23:49, 34F
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06/25 23:49, , 35F
相對高頻的periodic signal
06/25 23:49, 35F
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06/25 23:50, , 36F
periodic signal = dj
06/25 23:50, 36F
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06/26 14:10, , 37F
謝謝o大，那請問一下一般如何評估fractionaln pll的noise?
06/26 14:10, 37F
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06/26 14:10, , 38F
跑tran看dj以及跑phase noise看rj即可？謝謝
06/26 14:10, 38F
推
06/27 01:49, , 39F
你先去搞清楚你的fnpll是幹嘛用的
06/27 01:49, 39F
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06/27 01:49, , 40F
如果只是作爽的就你爽就好
06/27 01:49, 40F
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