[問題] Low Jitter量測
大家好！！
小弟的研究是高解析度ADC
在灌ADC的CLK時遇到一些問題
就是在量測部分
如果ADC的需求是希望壓在RMS jitter 100fs以下的話
(儀器單端確定可以到40~50fs)
大家會選擇
1. PCB上轉雙端再灌ADC
2. 電路上做一個單轉雙的簡單Latch
3. 單端直接接，IC內部設計一個feedback bias inverter當做buffer
後面就多接幾個inverter使得輸入sin波可以變方波
(目前在想說要用這種，但是不知道jitter的特性如何)
4. 在IC內部設計low jitter PLL (這太猛了，目前小弟不會用 = =)
還是有更好的方法
希望版上的大大能否解惑一下 謝謝^^
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